| 1.8 V千兆以太网收发器低抖动时钟电路 |
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| 引用本文： | 陆平,王彦,李联,郑增钰,任俊彦.1.8 V千兆以太网收发器低抖动时钟电路[J].复旦学报(自然科学版),2005,44(1):155-160. |
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| 作者姓名： | 陆平 王彦 李联 郑增钰 任俊彦 |
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| 作者单位： | 复旦大学,专用集成电路与系统国家重点实验室,上海,200433;复旦大学,专用集成电路与系统国家重点实验室,上海,200433;复旦大学,专用集成电路与系统国家重点实验室,上海,200433;复旦大学,专用集成电路与系统国家重点实验室,上海,200433;复旦大学,专用集成电路与系统国家重点实验室,上海,200433 |
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| 摘 要： | 采用新型的高速鉴频鉴相器(TSPC)、典型的抗抖动的电荷泵和对称负载差分延迟单元,设计了0.18 μm标准CMOS工艺、1.8 V工作电压的锁相环,经过系统稳定性验证和spice仿真,125 MHz的最大时钟输出在(75℃@TT)情况下,具有±3σ=70 ps左右的long-term低抖动.同时,在3种不同工艺下施加0.1 Vpeak-peak正弦电源噪声时,对电路的工作情况进行了仿真,均能很好满足电路设计的要求(对于1000 Base-T,Δt=8 ns/16=500 ps,根据时钟恢复算法的仿真,较严格peak-peak抖动要求约为(2%～3%)×baud=160～240 ps).
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| 关 键 词： | 模拟集成电路 鉴相器 电荷泵 压控振荡器 瞬时抖动 长期抖动 |
| 文章编号： | 0427-7104(2005)01-0155-06 |
A 1.8 V Low-jitter Clock Generator for 1000 Base-T Ethernet Transceiver |
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| LU Ping,WANG Yan,LI Lian,ZHENG zeng-yu,REN Jun-yan.A 1.8 V Low-jitter Clock Generator for 1000 Base-T Ethernet Transceiver[J].Journal of Fudan University(Natural Science),2005,44(1):155-160. |
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| Authors: | LU Ping WANG Yan LI Lian ZHENG zeng-yu REN Jun-yan |
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| Abstract: | |
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| Keywords: | analog IC PFD charge pump VCO cycle-to-cycle jitter long-term jitter |
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