| SoC的可测试性设计技术 |
| |
| 引用本文： | 王永生,肖立伊,毛志刚,叶以正.SoC的可测试性设计技术[J].同济大学学报(自然科学版),2002,30(10):1271-1276. |
| |
| 作者姓名： | 王永生 肖立伊 毛志刚 叶以正 |
| |
| 作者单位： | 哈尔滨工业大学,微电子中心,黑龙江,哈尔滨,150001 |
| |
| 摘 要： | 基于可复用的嵌入式IP（intellectual property)模块的系统级芯片（SoC)设计方法使测试面临新的挑战，需要研究开发新的测试方法和策略，结合系统级芯片的可测试性设计技术所面临的技术难点。详细介绍了当前系统级芯片的可测试性设计技术，分析了各种系统级芯片的可测试性设计技术的特点及其优缺点，着重讨论了国际工业界内针对系统级芯片测试的方案；IEEEP1500和虚拟插座接口联盟（VSIA）测试访问结构。
|
| 关 键 词： | SoC 系统级芯片 可测试性设计 测试访问结构 芯片设计 芯片测试 嵌入式IP模块 |
| 文章编号： | 0253-374X(2002)10-1271-06 |
| 修稿时间： | 2002年5月30日 |
Design for Testability for System-on-Chip |
| |
| WANG Yong-sheng,XIAO Li-yi,MAO Zhi-gang,YE Yi-zheng.Design for Testability for System-on-Chip[J].Journal of Tongji University(Natural Science),2002,30(10):1271-1276. |
| |
| Authors: | WANG Yong-sheng XIAO Li-yi MAO Zhi-gang YE Yi-zheng |
| |
| Abstract: | The system-on-chip(SoC)based on reusable embedded IP(intellectual property)poses new challenges for test,and the new test methodology and strategy for SoC are needed.Several main current design-for-testability (DFT)techniques for SoC are described along with their features,advantages and disadvantages.The IEEE P1500 and VSIA(virtual socket interface alliance)test access architecture schemes for SoC in the international industry are discussed. |
| |
| Keywords: | system-on-chip design for testability test access architecture |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
