| 基于数字延时锁相环的FPGA IO延时管理电路 |
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| 引用本文： | 王鹏翔,周灏,来金梅. 基于数字延时锁相环的FPGA IO延时管理电路[J]. 复旦学报(自然科学版), 2013, 52(4): 497-504 |
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| 作者姓名： | 王鹏翔 周灏 来金梅 |
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| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,201203 |
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| 基金项目： | 国家863高技术研究发展计划 |
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| 摘 要： | 本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.
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| 关 键 词： | 现场可编程门阵列 过采样量化 Gear-Shift机制 延时锁相环 IO延时管理 |
A Digital DLL-Based Delay Management Circuit for FPGA's IO Cell |
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| WANG Peng-xiang,ZHOU Hao,LAI Jin-mei. A Digital DLL-Based Delay Management Circuit for FPGA's IO Cell[J]. Journal of Fudan University(Natural Science), 2013, 52(4): 497-504 |
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| Authors: | WANG Peng-xiang ZHOU Hao LAI Jin-mei |
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| Affiliation: | (State Key Laboratory of ASIC and System,Fudan University,Shanghai 201203,China) |
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| Abstract: | |
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| Keywords: | field programmable gate array over-sample quantization Gear-Shift delay locked loop IO delay management |
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