| 数字电视条件接收系统的加扰算法芯片设计 |
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| 引用本文： | 周智辉,吴明赞,张燕,陈晓宁.数字电视条件接收系统的加扰算法芯片设计[J].世界科技研究与发展,2010,32(6):756-758,763. |
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| 作者姓名： | 周智辉 吴明赞 张燕 陈晓宁 |
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| 作者单位： | [1]南京理工大学自动化学院,南京210094 [2]解放军理工大学工程兵工程学院,南京210007 |
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| 摘 要： | 简要介绍了DVB数字视频广播条件接收系统中通用加扰算法的原理。基于Altera公司StratixⅡ系列的FPGA,底层各模块采用硬件描述语言(Verilog HDL)进行描述,顶层采用原理图设计的方式,设计出采用DVB通用加扰算法的加扰器。利用Quar-tus Ⅱ7.2进行编译、仿真,从对编译及各模块的仿真结果分析,块加密模块与流加密模块的最高时钟频率分别达到229.89MHz与331.27MHz,达到了设计要求。最后在FPGA上测试表明:本设计可以应用于实际TS流的加扰。
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| 关 键 词： | 通用加扰算法 数字电视 FPGA 芯片 |
Scrambling Algorithm Chip Design of Digital TV Conditional Access System |
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| ZHOU Zhihui,WU Mingzan,ZHANG Yan,CHEN Xiaoning.Scrambling Algorithm Chip Design of Digital TV Conditional Access System[J].World Sci-tech R & D,2010,32(6):756-758,763. |
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| Authors: | ZHOU Zhihui WU Mingzan ZHANG Yan CHEN Xiaoning |
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| Institution: | 1. School of Automation, Nanjing University of Science ＆ Technology, Nanjing 210094 ; 2. Engineering Institute of Engineer Corps , PI.A University of Science and Technology, Nanjing 210007) |
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| Abstract: | |
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| Keywords: | common scrambling algorithm digital TV FPGA chip |
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