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| 应用于锁相环中的锁定检测电路设计 | |
| 引用本文： | 崔冰,杨骁,娄付军,邱伟彬.应用于锁相环中的锁定检测电路设计[J].华侨大学学报(自然科学版),2018(3). |
| 作者姓名： | 崔冰 杨骁 娄付军 邱伟彬 |
| 作者单位： | 华侨大学信息科学与工程学院;厦门市ASIC与系统重点实验室 |
| 摘 要： | 设计一种应用于锁相环(PLL)中的锁定检测电路(LDC).该电路采用移位寄存器的方式,当连续18个时钟周期内检测到锁定时,输出通过正反馈置为高电平.同时,在该电路中加入复位及强制锁定端口,采用SMIC 28nm CMOS标准工艺库实现.仿真结果表明:当电源电压为0.9V,参考频率在10~100 MHz范围内时,均可完成锁定检测. |
| 本文献已被 CNKI 等数据库收录！ | |