| RTL集成电路的时序深度 |
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| 引用本文： | 高燕,沈理.RTL集成电路的时序深度[J].同济大学学报(自然科学版),2002,30(10):1209-1214. |
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| 作者姓名： | 高燕 沈理 |
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| 作者单位： | 中国科学院,计算技术研究所,北京,100080 |
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| 基金项目： | 国家“8 6 3”高技术研究发展计划资助项目 ( 2 0 0 1AA11110 0 ) |
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| 摘 要： | 在高层次测试生成中，为了更好地利用高层次电路的结构信息，以Verilog硬件描述语言描述的电路为研究对象，提出寄存器传输级（RTL）集成电路的静态时离深度和动态时序深度概念，从静态，动态两方面出发度量语句的执行效果和程序运行的时离关系，并结合实例分析了二者在高层次测试生成中的应用，高层次行为信息的提取也将为高层次设计和验证提供方便。
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| 关 键 词： | RTL集成电路 高层次测试 硬件描述语言 时序深度 寄存器传输液 芯片设计 |
| 文章编号： | 0253-374X(2002)10-1209-06 |
| 修稿时间： | 2002年5月30日 |
Sequential Depth of Integrate Circuits Based on Register Transfer Level |
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| GAO Yan,SHEN Li.Sequential Depth of Integrate Circuits Based on Register Transfer Level[J].Journal of Tongji University(Natural Science),2002,30(10):1209-1214. |
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| Authors: | GAO Yan SHEN Li |
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| Abstract: | |
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