| Nios 3.0 CPU体系结构 |
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| 引用本文： | 卢清平,杨柳.Nios 3.0 CPU体系结构[J].皖西学院学报,2004,20(5):95-98. |
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| 作者姓名： | 卢清平 杨柳 |
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| 作者单位： | 皖西学院,计算机科学与技术系,安徽,六安,237012 |
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| 摘 要： | Altera的Nios嵌入式处理器是一个通用的RISC(精简指令集)处理器，在Altera的FPGA中以软核的形式实现。Nios处理器以其低成本，设计灵活等特点，在嵌入式领域得到广泛的应用。针对目前越来越多的利用Nios进行嵌入式系统的应用开发，文中介绍了Nios3．0CPU的体系结构以及与之相关的开发技术。
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| 关 键 词： | Nios3．0 CPU 中央处理器 嵌入式处理器 软核处理器 总线 |
| 文章编号： | 1009-9735(2004)05-0095-04 |
| 修稿时间： | 2004年7月28日 |
The Architecture Of Nios 3.0 CPU |
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| Lu Qingping,Yang Liu.The Architecture Of Nios 3.0 CPU[J].Journal of Wanxi University,2004,20(5):95-98. |
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| Authors: | Lu Qingping Yang Liu |
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| Abstract: | The Nios embedded processor is a general-purpose RISC CPU implemented as a soft core in Altera FPGAs. It has been widely employed in the field of embedded system for its low cost and flexible design. This article introduces the architecture of Nios 3.0 CPU and the exploitation technology concerned,in order to use Nios on different applications and have more and more embedded system development. |
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| Keywords: | Nios Soft core RISC Avalon Bus |
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