| 一种应用于全数字锁相环的小数分频器设计 |
| |
| 引用本文： | 赵远新,李巍. 一种应用于全数字锁相环的小数分频器设计[J]. 复旦学报(自然科学版), 2015, 54(2) |
| |
| 作者姓名： | 赵远新 李巍 |
| |
| 作者单位： | 复旦大学专用集成电路与系统国家重点实验室,上海,201203 |
| |
| 摘 要： | 文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.
|
| 关 键 词： | 全数字锁相环 小数分频器 可变延时单元 |
Design of a Fractional-N Frequency Divider for ADPLL Application |
| |
| ZHAO Yuan-xin,LI Wei. Design of a Fractional-N Frequency Divider for ADPLL Application[J]. Journal of Fudan University(Natural Science), 2015, 54(2) |
| |
| Authors: | ZHAO Yuan-xin LI Wei |
| |
| Abstract: | |
| |
| Keywords: | all-digital phase-locked loop fractional-N frequency divider delay-variable cell |
| 本文献已被 CNKI 等数据库收录！ |
|
