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| 1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计 | |
| 引用本文： | 邱玲,冯军.1.5 V 0.35μm CMOS 3.2 Gb/s 1:4分接器设计[J].上海交通大学学报,2007(Z2). |
| 作者姓名： | 邱玲 冯军 |
| 作者单位： | 东南大学射频与光电集成电路研究所 南京210096 |
| 摘 要： | 采用CSM 0.35μm CMOS工艺,设计了低电压高速1∶4分接器.分接器采用半时钟树型结构,由1个高速1∶2分接器和2个低速1∶2分接器级联而成.整个电路实现的基本单元为共栅动态负载锁存器.电路最高可工作在3.2 Gb/s,电源电压为1.5 V,整体电路功耗约为120 mW,芯片面积为0.675 mm×0.675 mm. |
| 关 键 词： | 分接器 低电压 CMOS 动态负载 |
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