| 一种基于FPGA的AES加解密算法设计与实现 |
| |
| 引用本文： | 张德学,郭立,傅忠谦. 一种基于FPGA的AES加解密算法设计与实现[J]. 中国科学技术大学学报, 2007, 37(12): 1461-1465 |
| |
| 作者姓名： | 张德学 郭立 傅忠谦 |
| |
| 作者单位： | 中国科学技术大学电子科学与技术系,安徽合肥,230026 |
| |
| 摘 要： | 设计了一种用于低端设备、低功耗的AES(advanced encryption standard)加解密硬件模块.混合设计加解密算法,减少了资源占用,使设备在较低的时钟频率下保持较高的性能,在20 MHz时,加解密速度仍可达128 Mbit/s.
|
| 关 键 词： | 加解密算法 |
| 文章编号： | 0253-2778（2007）12-1461-05 |
| 收稿时间： | 2006-06-29 |
| 修稿时间： | 2006-10-23 |
Design and implementation of AES algorithm based on FPGA |
| |
| ZHANG De-xue,GUO Li,FU Zhong-qian. Design and implementation of AES algorithm based on FPGA[J]. Journal of University of Science and Technology of China, 2007, 37(12): 1461-1465 |
| |
| Authors: | ZHANG De-xue GUO Li FU Zhong-qian |
| |
| Abstract: | A low power consumption AES(advanced encryption standard) hardware module was designed.The mixed design of encryption-decryption saves hardware resources,keeping data rate,high at low clock frequency,with the maximal data rate up to 128 Mbit/s at 20 MHz. |
| |
| Keywords: | AES FPGA |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
|
