| 可编程器件设计中跨时钟域的同步设计问题 |
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| 引用本文： | 雷剑虹,金之诚,沈建国.可编程器件设计中跨时钟域的同步设计问题[J].华东师范大学学报(自然科学版),2004,2004(3):66-70,92. |
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| 作者姓名： | 雷剑虹 金之诚 沈建国 |
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| 作者单位： | 华东师范大学,电子科学技术系,上海,200062;华东师范大学,电子科学技术系,上海,200062;华东师范大学,电子科学技术系,上海,200062 |
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| 摘 要： | 介绍可编程器件异步设计中的亚稳态现象及其可能造成的危害，阐述同步设计的重要性.通过具体的设计实例论证了跨时钟域同步处理的必要性，并给出一种实现跨时钟域同步处理的方法和具体电路实例.
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| 关 键 词： | 亚稳态 异步设计 同步设计 Verilog HDL语言 |
| 文章编号： | 1000-5641(2004)03-0066-05 |
| 收稿时间： | 2003-3-18 |
| 修稿时间： | 2003-4-14 |
The Timing Problem of Synchronous Design in FPGA/CPLD |
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| LEI Jian-hong,JING Zhi-cheng,SHEN Jian-guo.The Timing Problem of Synchronous Design in FPGA/CPLD[J].Journal of East China Normal University(Natural Science),2004,2004(3):66-70,92. |
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| Authors: | LEI Jian-hong JING Zhi-cheng SHEN Jian-guo |
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| Institution: | Department of Electronic Science and Technology, East China Normal University，Shanghai 200062, China |
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| Abstract: | This paper discusses the timing problem in FPGA/CPLD design. It digs out the reasons of this kind of problem and the influence of them on design. Finally, it concludes with some resolutions for the timing design. |
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| Keywords: | metastablity asynchronous design synchronous design verilog HDL |
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