虚拟数字电路实验室系统的研究与实现

讨论了数字电路的逻辑级模拟中元件传输延迟模型，元件状态值模型的建立，逻辑模拟的算法以及元件计算的方法，在此基础上，运用面向对象的编程方法，实现了一个虚拟数字电路实验室系统，该系统打破了传统实验教学中地域、时间、经费等方面的限制，有利于更好的培养学生的独立研究和创新的能力。     

Verilog RTL模型

VLSI集成电路芯片测试技术正在向高层次测试推进，针对Verilog硬件描述语言，提出了一种在寄存器传输级（register transfer level,RTL)上的电路模型VRM，该模型着重于实际应用，可输出文本格式文件，便于开发实用的RTL级故障模拟和RTL级测试生成等软件。基于该模型。还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性。     

一类可优化的平方伪布尔函数

该文给出一类平方伪布尔函数f(x)=xQx^T+cx^T+d,它的最小点与最小值可在线性时间内找到。其基本思想在于将Q和C所关联的图转换为由NOT,AND,OR,NAND,NOR,XOR和XNoR门组成的逻辑电路,后者的相容信号值对应伪布尔平方函数的最小点。这种方法建立了平方伪布尔函数与逻辑电路之间的结构关系。     

数字电路仿真时信号源波形的设置方法

结合应用电路仿真软件OrCAD/PSpice A/D V9进行实验研究的经验和具体实例，分析了数字电路仿真时输入激励信号源的类型，符号与参数的设置，提出了根据不同的信号源波形采取相应的设置方法，并给出了具体实施的办法。     

数字电路逻辑模拟中时间映射模型的实现

本文给出了一种利用链表方式实现时间映射算法的方法。     

逻辑模拟的算法实现

介绍一种在工业控制设备中实现逻辑模拟的算法。该算法充分考虑电路中各元件不同的延迟时间，因而能真实地反映被模拟电路的实际工作状态     

门和功能级混合的逻辑模拟系统GFLS1

ＧＦＬＳ１是门和功能级混合的逻辑模拟系统，它允许门或功能块作为被模拟电路的基本单元。ＧＦＬＳ１的主要特点是：提供了一个便于使用的描述语言；使用表驱动和选择追踪算法；既可对已有的逻辑电路作正确性检查，负载检查和各种条件检查，也可支持自上而下的逻辑设计。     

面向过程的波形字逻辑模拟控制算法

本文首先介绍了面向过程的波形字逻辑模拟算法，提出了一种面向过程的逻辑模拟控制算法，较好地解决了电路中的延迟和反馈等问题     

一种启发式并行逻辑模拟划分算法

随着并行计算机应用的日趋广泛,在大型数字系统设计验证中,并行逻辑模拟已成为提高模拟验证效率的重要技术途径。并行逻辑模拟算法性能受多种因素影响,其中电路划分算法是直接影响并行逻辑模拟性能的主要因素。提出了一种利用预模拟信息的启发式划分算法,可以明显改善多 Ｃ Ｐ Ｕ 的负载平衡效果,减少处理器间通讯量,有效提高并行逻辑模拟效率。