数据通路组成与故障分析实验项目开发

数据通路组成与故障分析实验项目的实验目的是进一步熟悉计算机的数据通路特点和集成电路的功能特性,掌握数字逻辑电路中故障的一般规律,以及排除故障的一般原则和方法,锻练分析问题与解决问题的能力,在出现故障的情况下,独立分析故障现象,并排除故障.     

一种用于高速DSP数据通路的PADDI结构

描述了一种用于高速数字信号处理器数据通路的可编程多处理器,PADDI（用于高速DSP数据通路的可编程算法装置）的体系结构。描述了高速DSP数据通路的要求,着重描述了能够适应这种要求的PADDI结构的执行部件EXU、控制器以及其他配置。     

微控制器的流水线设计及时序优化

基于时序最优化原则和微控器体系结构原理，从指令执行机构和数据运算通路两方面入手，改进微控器的时序部件，从而提升了系统最高工作频率.最后，对比给出时序分析结果，验证前述理论分析.     

模型计算机的设计与调试

介绍模型计算机的设计、调试步骤、结构框图、设计环境以及设计中的几个关键技术.该机的控制器采用微程序设计,整体开发上采用中、小规模和大规模集成电路相结合,并在面包板上组装、调试成功.对计算机组成原理教学具有一定的指导作用.     

亚阈值32位数据通路设计

亚阈值数字电路技术是特殊的超低功耗技术,适用于对低功耗要求苛刻,但速度要求不高的应用领域。该文提出了亚阈值数字标准单元设计方法,从尺寸、驱动、结构几方面设计了亚阈值数字标准单元库。一个采用亚阈值单元库设计的32位数据通路结果表明:与采用传统库相比,数据通路的噪声容限提高了8%,工作频率提高了42%,能耗降低了27%,能量延迟积降低了49%,漏电流降低了64%。     

基于ZYNQ平台的XDMA IP核性能研究

数字通信相关技术以及计算机技术的快速发展极大地推动了高速数据传输的需求,PCIe Gen5信号速率已经达到32 Gb/s,在数据采集、雷达通信、遥感探测等领域,数据量的日益增大和数据处理的日益复杂化,使高速数据传输逐渐成为通信系统设计中的关键点。Xilinx提供的DMA/Bridge Subsystem for PCI Express IP是一个高性能,可配置的,适用于PCIe 2.0、PCIe 3.0的SG模式DMA,该文主要介绍了XDMA的配置说明、数据通路搭建及相关测试性能,实测结果与PCIe相关测试速率比较。     

PCI总线控制器中FIFO的研究与设计

FIFO类型通道用于大批量的数据传输,设计中将本地存储器块挂接在该类型的数据通道上.完成了FIFO传输级的功能描述,并使用仿真软件完成对设计的仿真验证.设计通过验证,达到预定的功能设计要求,并具有良好的性能.     

数字计算机算术数据通路设计：使用Verilog语言

在VLSI的数据通路中算术显得越来越重要了，这是由于处理器的尺寸需要越来越小，运算速度需要越来越快，功耗需要越来越低。这意味着很多数据通路将会变得更加复杂．无论是在算法上还是在电路上。由于芯片的复杂度上升，了解特定的算术数据通路设计如何实现显得越来越不重要．而人们更加注意什么时候产品才能投放市场。因为当今可以使用很多设计工具来最大限度提高设计效率。然而，这也许会在实现特定数据通路的时候出现问题。     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

SMS4算法串行化设计及其轻量级电路实现

通过数据通路共享以及核心功能模块的串行化设计对SMS4算法进行了优化,设计实现了小面积低成本的SMS4算法.该算法能广泛应用于智能卡、物联网等领域.为了实现小面积低成本的SMS4算法,采用串行的设计方式,对核心模块进行分时复用,并共享加密和密钥扩展的数据通路;同时,采用电路实时产生常数的方法来进一步减小电路面积,8bit的数据通路中只包含8个D触发器和一个和常数加7的电路,只占用66个等效门(GE).在ASIC实现上,设计的SMS4电路占用3 824GE,除去密钥扩展模块为2 493GE,与已有结果比面积减小18.52%;在FPGA实现上,设计的SMS4占用逻辑资源只有现有结果的20%~40%.