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SoC的可测试性设计技术   总被引:3,自引:0,他引:3  
基于可复用的嵌入式IP(intellectual property)模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略,结合系统级芯片的可测试性设计技术所面临的技术难点。详细介绍了当前系统级芯片的可测试性设计技术,分析了各种系统级芯片的可测试性设计技术的特点及其优缺点,着重讨论了国际工业界内针对系统级芯片测试的方案;IEEEP1500和虚拟插座接口联盟(VSIA)测试访问结构。  相似文献   
2.
在ASIC逻辑综合结构级优化中,去除冗余逻辑结构后,组合逻辑电路上会出现时间延迟不一致性现象,导致时序混乱,使时序正常操作限定条件不满足,这样需要重新安排和分配时序。本文分析组合逻辑电路的结构,提出了调整方法,应用二阶段线性规划方法求出最优解,为ASIC逻辑综合中时序正常地运行提供了最佳方案。  相似文献   
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