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目前网络支线上绝大部分用户面对的是千兆和百兆的以太接入网,因此设计低功耗而不影响接入网数据传输速率的AES加密芯片将具有广阔的应用前景.由此,在保证128密钥安全性的条件下,本文提出了一种将AES加密算法的128位明文分为4个32位加密单元进行处理,并通过流水线技术进一步降低功耗的AES加密芯片的实现方法.并且针对一般的FPGA结构仿真实现了上述的设计. 相似文献
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