基于HLS和PYNQ图像缩放的硬件加速器设计

针对CPU进行图像处理已经无法满足系统实时性需求这一情况,提出了一种基于HLS和PYNQ的图像处理硬件加速器设计。该设计利用了FPGA具有数据并行处理的优势,克服了FPGA不易开发、移植性较差的缺陷。首先选择图像缩放处理算法作为实验的测试对象;然后在ZYNQ平台上根据软硬件协同的特点分配不同的系统任务,通过HLS开发工具使用C++实现和优化图像处理算法,并转化成RTL文件,再打包成IP核输出;在Vivado2018.3上搭建硬件实验平台,通过Jupyter Lab对实验进行验证和分析。结果表明,缩放算法的处理速度由CPU端的1 110 ms缩减为FPGA端的213 ms,执行速度提升了5倍。