一种改进的QC-LDPC码码型构造

低密度奇偶校验码（LDPCcodes）码是一种性能接近香浓限得线性分组码，而准循环低密度奇偶校验码（QC—LDPCcodes）是LDPC码的一个重要子类。本文中，我们提出了一种基于QC—LDPC码的改进码型，仿真结果表明在中长帧长时改进码型的性能要优于QC—LDPC码，且由于其该码的特殊结构，该码较之与QC—LDPC码更易于编码器实现。     

污水运营处理系统中的常见问题及处理办法

针对南京汽车依维柯第二车身厂污水处理站废水处理系统日常运营过程中出现的一系列问题,提出了完善的处理方案及有效可行的措施,对工业废水的运营处理有着借鉴的意义。     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

码率自适应QC-LDPC码的研究

采用码率自适应分割和部分行合并2种方法来构造码率自适应准循环低密度奇偶校验(QC-LDPC)码,将一定码率的QC-LDPC码作为母码,得到一系列不同码率的子码。仿真结果表明,2种方法构造的码率自适应QC-LDPC码均表现出良好的性能,与基于有限几何直接构造出来的单个码率QC-LDPC;码相比,性能并没有损失。     

智能合约平台安全风险分析及应对研究

智能合约是一种能够以信息化方式传播、验证及执行的计算机协议,可以在没有可信第三方的情况下执行,在诸多领域得到了广泛关注和应用。但因其本身存在着许多安全漏洞,且已经造成了巨大的经济损失,使得其安全性方面的研究也成为了热点。本文首先对智能合约的通用架构和运行机制进行了介绍;其次从编程语言、执行环境两个维度,分析了主流智能合约平台存在的固有安全风险;进而从隐私泄露、合约本身漏洞以及恶意合约三个层面分析了智能合约存在的安全风险以及应对技术的研究现状,其中针对合约漏洞部分,对字节码分析、源代码分析、基于机器学习分析以及动态分析等四种应对方法进行归纳,并介绍了每种方法的代表性研究技术;最后展望智能合约的未来研究方向。     

“演段”考释——兼论东亚代数演算方式的演变

“演段”是宋元数学中普遍使用的一个数学术语,也是宋元数学中最基本的代数方法,这一概念和方法伴随天元术在日本江户时代的传播和改造,成为和算中使用最为普遍的代数方法.然而,中日数学史学界对“演段”概念至今未能给出准确的解释.文章通过系统考察“演段”概念在中国和日本的流变以分析其内涵,认为:演是演算、推演的意思,段是“段数”的略称,所谓段数,指多项式的系数.演段,就是演算出多项式的系数,因此,它是以多项式为中心的代数演算方法.文章进一步论述了“演段”概念和方法在东亚的历史发展,认为它起源于汉唐时代列方程的几何图示法,在宋元时期逐渐由条段法转变为天元术,摆脱几何直观而成为以天元术为中心的代数演算方法,在明代随天元术的失传而转向衰亡.在江户时代的日本,由天元术发展出旁书法与消元法,丰富了“演段”的内涵,它包括天元术、旁书法(点窜术、天生法)与消元法(解伏题),但它作为以多项式为中心的代数演算方法的本质没有改变,它是东亚传统数学中的代数分析法,与西方笛卡尔的代数分析法东西辉映.     

码率自适应QC-LDPC码的研究

采用码率自适应分割和部分行合并2种方法来构造码率自适应准循环低密度奇偶校验（QC-LDPC）码,将一定码率的QC-LDPC码作为母码,得到一系列不同码率的子码。仿真结果表明,2种方法构造的码率自适应QC-LDPC码均表现出良好的性能,与基于有限几何直接构造出来的单个码率QC-LDPC;码相比,性能并没有损失。     

一种基于RAM的QC-LDPC码新颖编码架构研究(英文)

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic lowdensity parity-cheek,QC-LDPC)的编码器实现方法。采用RAM存储校验位,并引入指针来指示RAM的地址方法,从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出。由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率。     

一种基于RAM的QC-LDPC码新颖编码架构研究

为了提高LDPC编码器的数据吞吐率,提出了一种基于RAM的改进型准循环LDPC码(quasi-cyclic low density parity-cheek,QC-LDPC)的编码器实现方法.采用RAM存储校验位,并引入指针来指示RAM的地址方法.从而取代传统编码架构中的移位寄存器,使编码过程通过对RAM的读写操作实现,校验位序列也通过对RAM的读操作串行输出.由于该编码器没有使用移位寄存器以及并串转换电路,从而大幅度节约了硬件资源并提高了数据吞吐率.     

QC-eIRA码的构造及其变码率编码器FPGA实现

针对非规则重复累积码(extended irregular repeat-accumulate, eIRA)校验矩阵中H_1矩阵的随机性,提出采用有限域构造H_1矩阵的方法,并构造出了几种高码率码型。新构造码型既保留了eIRA码特殊的结构,同时又具有准循环LDPC码(quasi-cyclic low density parity check codes, QC-LDPC)的特点。仿真结果表明,当码长达到8175时,新构造码型的性能明显优于QC-LDPC码,在中长码长时表现出较好的性能。基于新码型结构特点,设计通过读写随机存储器(random-access memory,RAM)实现校验位计算的编码器硬件架构,采用Verilog HDL在Virtex 4 xc4vlx60芯片上实现了编码器,结果显示,相比于基于移位累加器组的传统QC-LDPC码,新的编码架构占用的硬件资源大幅降低,且更利于灵活实现变码率编码。