一种基于混合频率的微处理器设计方法

为了在微处理器结构优化的同时保持合理的硬件开销,提出了一种混合频率策略.它允许流水线模块根据各自逻辑复杂度选择不同的工作频率;通过提高简单模块的工作频率,并增加复杂模块的并行度,以实现流水线的指令吞吐率的优化.实验表明,相比商业化的处理器,该策略下的超标量结构在保持电路和功耗开销的同时,指令吞吐率平均有23%的提高.     

基于FPGA的4096点基-4 FFT模块的实现

现场可编程门阵列(fieldprogrammablegatearray,FPGA)技术,具有集成高度、逻辑实现能力强等特点,已经成为数字系统设计的重要技术之一。数字脉冲压缩技术可靠性高,灵活性好,可编程,在现代雷达中广泛应用。快速傅里叶变换(fastFouriertransform,FFT)是一种实现数字脉冲压缩的高效、灵活的方法,也是实现雷达数字信号中重要技术。首先说明了基4FFT的基本知识,然后介绍了如何使用Xilinx的FPGA的来实现雷达信号处理机的数字脉压的核心———4096点FFT模块。     

片上网络任务映射算法的可靠性优化

为了满足当前特定应用领域对片上网络可靠性的要求,在贪心启发式映射算法的基础上,通过加入基于容错机制可靠的通信开销函数约束,实现了一种具有可靠性的片上网络任务映射算法RaNMAP.结果表明,该映射算法可以有效提高片上网络系统的可靠性,有利于从更高的抽象层次对片上网络的容错设计进行指导和评估.     

基于遗传算法的分割可测试设计

基于遗传算法,建立了片上系统芯片(SOC)的图模型,对逻辑级的SOC结构进行精确量化;然后,对模型应用遗传算法进行分析,得到了电路的理想分割结果;最后,基于分割结果,实现一颗SOC的可测试设计(DFT).实验结果表明,在分割的均匀度与附加电路代价方面,该方法相比原有的DFT方法有显著的改进.     

Partition-based Low Power DFT Methodology for System-on-chips

This paper presents a partition-based Design-for- Test （DFT） technique to reduce the power consumption during scan-based testing. This method is based on partitioning the chip into several independent scan domains. By enabling the scan domains alternatively, only a fraction of the entire chip will be active at the same time, leading to low power consumption during test. Therefore, it will significantly reduce the possibility of Electronic Migration and Overheating. In order to prevent the drop of fault coverage, wrappers on the boundaries between scan domains are employed. This paper also presents a detailed design flow based on Electronics Design Automation （EDA） tools from Synopsy~ to implement the proposed test structure. The proposed DFT method is experimented on a state-of-theart System-ou-chips （SOC）. The simulation results show a significant reduction in both average and peak power dissipation without sacrificing the fault coverage and test time. This SOC has been taped out in TSMC and finished the final test m ADVANTEST.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

可靠性感知的片上网络链路管理策略

在保证片上网络通信性能和可靠性的条件下,根据应用的通信可预测特性和容错需求,提出了可靠性感知的片上网络链路关闭策略,设计了对应的路由算法.同时,以典型的多媒体应用VOPD为例,与无链路管理配置的Mesh结构加以对比,以验证面向应用可靠性感知的片上网络链路管理策略的有效性和可行性.结果表明,所提出的可靠性感知的片上网络链路管理策略不仅可以充分发挥部分定制的优势,而且可以关闭选择的链路和对应的端口时钟,从而节省了片上网络的功耗开销,并获得30%的综合指标收益.     

动态可重构众核处理器仿真平台设计

针对众核处理器,提出了一种基于计算资源划分机制的动态可重构技术.该技术以虚拟计算群为核心,设计了基于硬件支持的动态可重构子网划分和动态可重构的Cache一致性协议以及动态在线的计算资源调度算法,并对系统级多核仿真平台Gem 5进行了扩展.同时,采用实际测试结果验证了众核处理器中动态可重构技术的有效性.结果表明,动态可重构技术可以提高众核处理器的资源利用率,实现动态可重构的Cache一致性协议以及单一矩形物理子网覆盖的子网划分机制.