LDPC-SPC乘积码

提出了一种LDPC-SPC乘积码。该乘积码以低密度奇偶校验（low density parity check,LDPC）码为水平码,单奇偶校验（single parity check,SPC）码为垂直码。给出了LDPC-SPC乘积码的硬判决译码算法和软判决译码算法。利用这些译码算法,LDPC-SPC乘积码能够在不同的LDPC码字之间交换比特置信度信息,完成译码。仿真结果表明,以长度8064 bit,码率1/2的LDPC码为基础构造的LDPC-SPC乘积码,能够有效地降低该LDPC码的误码平层,并且在误码率为10-7时,乘积码取得了超过LDPC码0.3 dB的性能优势。     

应用循环移位矩阵设计LDPC码译码器

通过对DVB-S2和WiMAX等标准中的实用LDPC码的分析,导出了其共同的基于循环移位矩阵的校验阵结构;设计了一种基于循环移位矩阵的LDPC码译码器,该译码器拥有每行块(列块)逐块、逐行块(列块)的半并行译码机制、通用的外信息存储单元和串行运算单元,可以用相同的结构实现不同码率的各种LDPC码. 采用该结构在Altera EP2S60芯片上实现了码长为8 064、比特码率为7/8, 6/8, 5/8, 4/8, 3/8 这5 个码率的多码率LDPC码译码器. 测试结果表明,译码器的有效符号速率达到80 Mbit/s.     

一种恒定发送符号速率的自适应SC-FDE 方案

研究了单载波频域均衡(SC-FDE)技术中的发端自适应问题,提出了一种基于部分信道信息(PCSI)的发送信息速率和块平均功率恒定的ASC-FDE方案(CR-ASC-FDE), 针对迫零和最小均方误差两种线性均衡方法对其块平均接收信噪比进行了理论分析。仿真结果表明, CR-ASC-FDE 在保持符号速率恒定和块平均发送功率恒定的基础上, 其误比特性能大大优于传统 SC-FDE,也优于其他采用部分信道信息的 ASC-FDE 方案和OFDM 类似方案。仿真结果还表明迫零算法是基于 PCSI 的 ASC-FDE 方案理想的线性均衡方式。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。     

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,本文实现的译码器的有效信息速率达到45Mbps。