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DES算法的一种电路逻辑模型及实现方案 总被引：1，自引：0，他引：1
密码技术是信息安全的关键技术 ,密码算法的快速实现日益重要 ,解决这一问题的有效途径之一是采用CPLD/FPGA实现算法。通过对数据加密标准DES算法的分析 ,设计了一种针对该算法的电路模型 ,并给出了基于Altera公司的CPLD的实现方案。针对DES算法的关键部分S盒 ,讨论了几种可能的设计方案 ,给出了优化结果 ,并对结果做出比较。该算法已经下载到FLEX10K30E器件内 ,加 /解密速度可达 2 0 0Mbps以上 相似文献
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分析了ALTERA公司FPGA的PS模式配置时序和配置文件,提出了基于PCI总线的FPGA芯片动态配置设计思想,研究了可动态配置的PCI适配卡原型电路,设计了动态配置状态机,给出了配置流程。 相似文献
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摘要：
基于序列密码的非线性反馈移位寄存器,将可重构技术与并行化处理相融合,提出了一种非线性反馈移位寄存器的可重构并行化架构.结果表明：可重构并行化架构能够灵活重构任意结构的非线性反馈移位寄存器;并行化思想能够支持在一个时钟周期完成对非线性反馈移位寄存器的并行更新;在0.18 μm的互补金属氧化物半导体（CMOS）工艺中,其核心工作频率能够达到172 MHz,针对256级的线性反馈移位寄存器,当并行度选取为32时,其吞吐率能够达到5.5 Gb/s.
关键词：
序列密码; 非线性反馈移位寄存器; 可重构; 并行化
中图分类号： TN 492
文献标志码： A 相似文献
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