一种基于标准单元芯片电源线网的静态电压降的分析方法

提出了一种对基于标准单元芯片计算其电源线网的静态电压降的分析方法.该方法通过计算每个标准单元的功耗得到其电流源模型,然后采用导线电阻模型和标准单元等效电流源模型生成电路网络,运用逐次块松弛迭代方法求解由上述网络生成的改进节点法方程.仿真结果表明,所提出的方法能与SPICE达到同样的精度,且计算速度更快,使用内存更少.     

基于改进等分节点法的启发式布局算法

针对集成电路标准单元模式的布局问题，提出了一个全新的基于改进等分节点法的启发式标准单元布局算法(TETP)，该算法在优化布局过程中采用改进的等分节点法寻找单元目标位置，同时结合局部寻优的启发式算法，对MCNC(Microelectronics Centre of North-Carolina)标准单元测试电路进行实验。结果表明，与布局工具Timber Wolf7．0和FengShui相比，电路布局的总线长度分别平均减少了16％和17％。     

MOS电流模逻辑标准单元设计方法

分析了一种基于二叉判定图算法的MCML标准单元的设计方法。仿真分析采用SMIC0.18 CMOS标准工艺对电路进行晶体管级仿真。     

时延驱动的门阵和标准单元布图系统——Tiger

Ｔｉｇｅｒ可以完成从布局到详细布线的整个布图全过程。在整个布图过程中，根据ＲＣ延迟模型计算所有连线的延迟，并把整个芯片的时延最小作为优化目标。在Ｔｉｇｅｒ系统中，应用了性能驱动的布局和总体布线算法、ＤＲＡＦＴ通道布线算法和基于垂直通道模型的走线道分配算法。实验结果表明，Ｔｉｇｅｒ的布图速度要比ＴｉｍｂｅｒＷｏｌｆ６．０快很多。它在保证芯片性能的同时，其芯片面积与ＴｉｍｂｅｒＷｏｌｆ差不多。     

标准单元库版图缩放设计与实现

针对集成电路设计中IP硬核的复用设计了一套版图缩放流程.通过算法设计比例,编程自动识别、修改版图数据以及修正处理等一整套方法,使得版图数据可以灵活高效的缩小,复用到新工艺上.实验结果显示,该设计方法特别适用于标准单元库,有利于提高设计效率.     

亚阈值32位数据通路设计

亚阈值数字电路技术是特殊的超低功耗技术,适用于对低功耗要求苛刻,但速度要求不高的应用领域。该文提出了亚阈值数字标准单元设计方法,从尺寸、驱动、结构几方面设计了亚阈值数字标准单元库。一个采用亚阈值单元库设计的32位数据通路结果表明:与采用传统库相比,数据通路的噪声容限提高了8%,工作频率提高了42%,能耗降低了27%,能量延迟积降低了49%,漏电流降低了64%。     

布局中的布线拥挤度估计及其优化

针对版图设计阶段越来越严重的布线拥挤问题,提出了一种有效降低布线拥挤度的标准单元布局算法.它是在高质量线长优化布局之后对布线拥挤度进行单独优化.该算法使用一种新的改进的布线模型对芯片的布线情况进行估计,采用以线网为中心移动的优化方法解决局部区域内的布线拥挤问题.实验结果表明,该算法在使线网总长略微增加的同时使芯片的布线拥挤度问题得到了很好的解决.     

采用标准单元的集成电路自动布图设计系统

采用标准单元方法的集成电路设计系统是一个用于专用集成电路（ＡＳＩＣ）设计的自动布图系统。本系统建有 ３ｕｍ硅栅 ＣＭＯＳ标准单元库，设计人员只要输入被设计电 路的逻辑图（或逻辑网单文件），或逻辑模拟的输入文件，该系统就自动调用所需的单元和压煤块，进行自动布局和自动布线，最后得到电路的掩膜版图。设计实例表明，该系统使半定制电路的设计过程加快，但仍保持较高的芯片密度。     

H型栅/源漏非对称结构CMOS在 PDSOI标准单元建库中的应用

基于0.35 μm SOI工艺平台,进行PDSOI CMOS标准单元建库技术研究.讨论选用H型栅和源漏非对称结构CMOS建立PDSOI标准单元的优点,根据0.35 μm SOI CMOS工艺设计规则进行标准单元库设计,并设计了标准单元测试芯片.     

优化芯片面积的标准单元库改进

以深亚微CSMC M5324工艺对标准单元建库流程进行系统研究,确立一个性能好、面积相对较小的C~2MOS结构D寄存器,对其进行原理图设计优化、棍棒图绘制、版图设计验证、单元表征和LEF文件提取等操作.LED驱动控制芯片使用自行改进的C~2MOS结构D寄存器,与使用CSMC提供的标准D寄存器相比,整个芯片Core面积减少8.1%,进行MPW验证,工作正常,性能达到要求.