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1.
为解决高性能视频编码标准H.265/HEVC中引入的样点自适应补偿技术的计算复杂度极高导致严重影响编码效率的问题,提出一种HEVC样点自适应补偿快速算法.首先根据编码单元(coding unit, CU)的划分深度确定亮度树形编码块(coding tree block, CTB)中需要提取边缘方向的区域,然后利用边缘方向提取算法获得亮度CTB的边缘方向列表,并根据此列表减少亮度CTB在模式判别过程中遍历的模式数量,最后利用亮度和色度CTB之间的相关性进一步简化色度CTB的模式判别过程.实验结果表明,在性能损失较小的情况下,本算法可以在全I帧(AI)、随机访问(RA)、低延时B帧(LB)、低延时P帧(LP)四种配置下分别节省31.75%、 56.85%、 52.81%、 51.51%的样点自适应补偿编码时间. 相似文献
2.
《萍乡高等专科学校学报》2015,(4):74-78
隔代教育原本是帮助年轻父母解决后顾之忧的重要举措,而现实生活中隔代教育存在的众多教育问题对孩子的成长和发展极为不利。文章借用伯恩斯坦的语言编码理论对隔代教育进行解释和剖析,指出隔代教育效果不如双亲教育的重要原因在于祖辈用的是限制型语言编码,孙辈在和祖辈的生活中习得了这种语言编码,与学校教育和主流社会要求的精致型语言相背离,一旦他们走进学校和社会则较难取得成功。破解隔代教育的困境,关键在于构建孩子的精致型语言编码。 相似文献
3.
4.
研究剪接位点可以更深入地探索剪接机制和基因预测方法,准确预测剪接位点至关重要。基于深度学习技术提出一种新的预测方法,无需人工提取样本特征,以基因序列的K-MER编码向量作为输入,采用训练后的卷积神经网络(CNN)模型进行预测。基于人类基因HS3D供体数据集,与传统机器学习方法进行预测比较,结果表明预测模型的主要性能指标,包含马修斯相关系数(MCC)、灵敏度(SN)均超过传统的机器学习方法。 相似文献
5.
为解决模糊树模型结构学习中存在的信息冗余、寻优效率低等问题,提出了一种基于严格二叉树编码和遗传算法的结构学习方法。通过严格二叉树编码对模型结构进行编码,改善了现有矩阵编码的信息冗余问题;考虑到编码特殊性和算法收敛性,提出了一种改进的遗传算法用来对模糊树模型的结构进行寻优。实验结果表明,不同数据集上该算法的稳定性和计算速度均较好,能够寻找到一个较优的二叉树结构,从而提高模糊树模型的建模精度。 相似文献
6.
针对集成电路所需测试数据量庞大、测试成本过高的问题,该文提出了最小游程切换点标记编码压缩方法,将原始测试数据压缩,达到减少测试成本的目的。该方法将测试集按若干向量分组编码,利用组内向量游程切换范围的重叠关系合并游程切换点,可以将组内所有测试向量的游程位置用一个向量表示出来,突破了传统编码压缩要用编码字后缀表示游程长度的限制,相较于传统编码压缩,极大地缩短了编码字。该方法解压规则简单,硬件开销小, ISCAS 89标准电路实验结果表明:该方案压缩效果优于其他几类编码压缩方案,可为测试数据量过大提供有效解决方法。 相似文献
7.
《安徽大学学报(自然科学版)》2020,(1)
以变电站中的双柱式水平刀闸为例,基于传统Meanshift算法和局部二元模式(LBP)编码增强结构特征,提出改进的Meanshift算法,用该算法解析刀闸工作视频信息,实现刀闸实时状态跟踪.通过对87个刀闸开合视频的跟踪实验可知,改进算法在X方向的跟踪精度提高了120%,Y轴方向的跟踪精度提高了800%.因此,该算法为刀闸状态的准确识别提供了新的手段. 相似文献
8.
相比于普通平面视频,全景视频能给用户提供更加沉浸式的体验,但其编码复杂度也急剧上升,阻碍了其推广应用。为解决此问题,本文首先结合全景视频纬度特性和帧间相关性构建复杂度预测模型,以更好地分配帧内复杂度资源;其次,构建一个转换模型将编码复杂度转换为时间复杂度,以确保帧内编码时间的稳定性;最后,综合上述两个模型提出一种自适应复杂度优化算法。实验结果表明,本文所提算法能在复杂度与编码质量之间取得更优的平衡,以适应不同应用场景的需求。 相似文献
9.
为降低多功能视频编码标准(VVC)编码的复杂度,提出一种面向VVC的帧内快速编码算法.首先,根据视频内容的时空域相关性,使用反向传播(BP)神经网络对CU的划分深度进行预测;然后,使用统计概率对CU的划分模式进行选择;最后,编码时跳过不必要的划分模式以节省编码时间.实验结果表明,与原始编码器相比,该算法平均可节省59.82%的编码时间,且在同等编码质量情况下比特率的平均增加值(BDBR)仅为2.05%. 相似文献
10.
提出一种基于Wallace树优化的HEVC/H.265分像素插值滤波算法的实现方案.模块采用按行流水插值架构,通过Wallace树压缩器对插值过程中的各项进行压缩,仅在最终输出结果时使用加法器.该算法不仅减少了硬件面积,而且提高了模块可工作的最高频率.将所提算法在硬件上进行验证,硬件设计以Verilog HDL语言描述,以8 px×8 px大小PU为最小插值单元,使用Modelsim进行功能仿真验证,在Synopsys Design Compiler中以SAED(Synopsys Armenia education department) 32 nm标准单元库进行综合,模块可达到的最高工作频率为636.9 MHz,逻辑门数为32 960,吞吐率为11.3 px/时钟周期. 相似文献