基于MCU的SoC芯片版图设计与验证

设计应用于数字抄表系统的基于MCU的SoC芯片.芯片内部集成多个硬宏单元,采用数字和模拟分开放置的方式基于SMIC 0.18μm 1P6M工艺进行版图设计.进行等效验证、静态时序验证、后仿真和基于Virtuso环境采用Calibre工具进行的物理验证.研究和解决在版图设计和验证过程中碰到的问题.最终设计的SoC芯片满足...     

现代逻辑设计实验教学探索

针对现代逻辑设计实验教学,提出改变实验组织方式、改革实验方法、更新实验内容和实验评价体系等教学探索措施.加强设计性、创新性实验,激发学生学习兴趣,提高学生实践动手能力,训练学生逻辑思维和创新意识.通过范例详细介绍了实验教学改革具体的实施过程,使学生树立正确的工程设计思想,培养学生分析和解决工程实际问题的能力.     

可逆逻辑加法器电路实现

本文从最少垃圾输出,少用常量输入,少用可逆门数来设计4位进位旁路加法器,并对设计中用到可逆逻辑门电路如Feynman门、TOF门、Fediken门和DPG门等进行电路设计,电路设计采用基于传输门和传输管逻辑等减少面积、降低功耗和提高性能,用SMIC 0.18 um工艺基于Virtuoso工具进行功能验证。     

优化芯片面积的标准单元库改进

以深亚微CSMC M5324工艺对标准单元建库流程进行系统研究,确立一个性能好、面积相对较小的C~2MOS结构D寄存器,对其进行原理图设计优化、棍棒图绘制、版图设计验证、单元表征和LEF文件提取等操作.LED驱动控制芯片使用自行改进的C~2MOS结构D寄存器,与使用CSMC提供的标准D寄存器相比,整个芯片Core面积减少8.1%,进行MPW验证,工作正常,性能达到要求.     

32×32高性能乘法器的全定制设计

编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.     

OFDM系统中FFT处理器的版图设计

用Astro工具设计FFT处理器版图流程.在设计FFT处理器版图过程中,采用新的电源网络设计方法进行电源/地Pad数量、电源环和电源条设计,采用布线前设定高层跳线方式和布线后插入保护二极管方式消除天线效应,通过整个版图设计过程防止串扰效应实现串扰不超过设定的阈值,并对布局阻塞违规和布线违规提出解决办法.实现了满足时序和制造工艺要求的FFT处理器版图,达到项目设定的各项性能指标要求.     

数字集成电路课程设计改革与创新

以数字集成电路课程设计为例,将紧密结合学科前沿和实际工程的项目——带复位信号D触发器标准单元库设计引入课程设计.让学生综合应用先修课程所学的理论、EDA工具和实践经验,进行原理图设计、仿真和优化,版图设计与验证,标准单元表征和Lef文件提取等较全面工程设计训练,为他们未来接触实际工程奠定良好的基础.通过该课程设计,激发学生的设计兴趣和热情,培养了学生工程实践能力与创新能力,取得了很好的效果.     

高性能64位并行前缀加法器全定制设计

基于64位基4的Kogge - Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半...     

数字集成电路课程的教学案例研究

为配合福建省集成电路产业迅速发展,数字集成电路作为微电子科学与工程专业的核心课程,试行了以产业实际案例教学为主的应用型教学模式.强化学生的工程应用能力和创新意识,激发学生的学习兴趣和学习动机,使课程充满生机和活力.     

一种忆阻扫描触发器设计

基于惠普公司的忆阻器模型,提出一种可支持断电模式的选择扫描触发器电路.数据可以从主从触发器中被传输存储到忆阻器中,在触发器被断电期间,忆阻器一直保持该数据.当扫描触发器处于唤醒时刻,忆阻器所保持的数据可以被控制回传到主从触发器中.采用惠普公司提供的忆阻器模拟电路仿真模型进行仿真验证,仿真数据及波形表明,该电路可以满足集成电路的低功耗扫描测试需求.