32×32高性能乘法器的全定制设计

编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.     

数字集成电路课程设计改革与创新

以数字集成电路课程设计为例,将紧密结合学科前沿和实际工程的项目——带复位信号D触发器标准单元库设计引入课程设计.让学生综合应用先修课程所学的理论、EDA工具和实践经验,进行原理图设计、仿真和优化,版图设计与验证,标准单元表征和Lef文件提取等较全面工程设计训练,为他们未来接触实际工程奠定良好的基础.通过该课程设计,激发学生的设计兴趣和热情,培养了学生工程实践能力与创新能力,取得了很好的效果.     

一种忆阻扫描触发器设计

基于惠普公司的忆阻器模型,提出一种可支持断电模式的选择扫描触发器电路.数据可以从主从触发器中被传输存储到忆阻器中,在触发器被断电期间,忆阻器一直保持该数据.当扫描触发器处于唤醒时刻,忆阻器所保持的数据可以被控制回传到主从触发器中.采用惠普公司提供的忆阻器模拟电路仿真模型进行仿真验证,仿真数据及波形表明,该电路可以满足集成电路的低功耗扫描测试需求.