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1.
提出一种IC芯片设计中双极型器件直流模型参数的提取方法。采取GP模型建立双向目标函数进行全局优化提取,分1级和2级参数两层处理.1级参数系提取IC设计中各管的共同参数,2级参烽则为提取与各个管的结构和尺寸相关的特定参数,尽管提取对象只是样管,但可以由模型内在关系通过程序计算出各管的特定参数,从而保证了电路模拟所需输入参数的真实性。  相似文献   
2.
讨论了工艺过程中产生的界面态陷阱电荷Q(it)对高频MOS-CV特性线的形变规律,提出了一种沿电压方向形变的数据处理方法,以此算出Q(it)密度在禁带中的分布,并对常规高频CV法的测量误差作了讨论和修正,由于数据的采集和处理可以由微机完成,使这种方法变得简便、准确并易于在工艺线上推广使用。  相似文献   
3.
为提高完全集成低压低功率DC/DC转换器转换效率与输出电流能力,提出了一种多层混联螺旋电感结构.该结构基于标准0.5μm 2P3M CMOS工艺,将下面较薄的两层金属线圈多点并联,再与最上层金属线圈串联.多点并联结构有效地增加了等效金属层的厚度,串联结构增加了线圈之间的互感值,从而可以在不增加额外工艺成本的条件下显著提高平面电感的品质因数、单位面积电感值和电感线圈的电流承受能力.所提出的模型为完全集成DC/DC转换器的整体电路模拟分析提供了便利基础.基于0.5μm2P3MCMOS硅衬底工艺的模拟计算结果表明,在DC/DC转换器工作频段50~400MHz,取得了预期电感的设计效果,最大品质因数值达4.2,单位面积电感值达到83mH/m^2,可以承受的电流达90mA.电感芯片测试结果与模型模拟结果基本吻合.  相似文献   
4.
胡麟  邵志标 《西安交通大学学报》2004,38(12):1284-1286,1318
提出了一种改进的单相钟控的并联型ROM电路 ,该结构缩小了位线的电压摆幅 ,使电路速度提高 ,功耗降低 ,周边接口规整 ,连接方便 ,特别适合作为嵌入式ROM集成于片上系统 (SOC)中 .用 0 6 μmCMOS标准工艺设计了 1k× 2 8bitROM ,并嵌入微处理器芯片设计中 .模拟和流片结果表明 ,该ROM的读取时间小于等于 12ns ,功耗约为 0 82mW /MHz ,面积为 (0 6 4× 0 6 3)mm2 .  相似文献   
5.
为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.  相似文献   
6.
为适应嵌入式低功耗微处理器的应用,提出了可同时实现浮点乘除法和平方根计算宏模块(MDS)的同步串行实现方式。乘法计算采用Booth算法迭代,除法与平方根计算的实现采用基4SRT算法,在迭代中共用商位查询表,可同步实现部分冗余结果向非冗余二进制的转换。为加快迭代的速度,摒弃了进位传递加法器(CPA),而采用进位存储加法器(CSA)来实现迭代中的加法运算。宏模块设计控制逻辑简单,资源面积占用少,迭代时间短,经可编程逻辑器件验证,速度可提高1倍以上。在此基础上,提出了对除法和平方根计算异步自定时实现方式的改进方案,该实现方式不仅易于版图布线,而且大大降低了瞬态功耗。  相似文献   
7.
介绍一种高精度频率型集成温度传感器,2.5~3V电源,32~44℃温度范围内测温精度为±0.1℃,特别适合于生物医学测温使用.集成芯片的频率输出信号可以直接送微处理器.文中还提出了可重组和参数可调的集成传感器的多功能设计  相似文献   
8.
CMOS折叠-插值A/D转换器是一种新颖的高速,低功耗转换器,文中在芯片设计的基础上分析了这种转换器的结构在视频应用时潜在的气泡效应及其压缩消除技术,设计了采用气泡升降法的压缩电路及芯片,取得了较好的压缩效果。气泡铲应是高速A/D中普遍存在的可靠性问题,文中同样为尽可能消除其它高速A/D的气泡失效提供了适用的分析和对策。  相似文献   
9.
为了降低大负载地址总线的功耗,提出了一种新的低功耗自适应偏移量总线编码方法.该编码方法采用排序数列索引进行偏移地址总线的自适应重排,通过冗余线实现最佳排序数列至存储器地址接收端的传送,相对于传统的地址总线编码方法,具有更低的总线翻转频率.验证结果表明,采用自适应偏移量总线编码,地址总线的翻转频率降低了86.6%,功耗减少了69.2%,编码器本身的动态功耗和面积相当小,有效地实现了地址总线的低功耗工作.  相似文献   
10.
Radix-16 Booth流水线乘法器的设计   总被引:5,自引:0,他引:5  
梁峰  邵志标  梁晋 《西安交通大学学报》2006,40(10):1111-1114,1133
设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.  相似文献   
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