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61.
本文针对动态轨道衡应用在矿山特殊环境情况,就矿山动态轨道衡模拟判车问题进行深入研究.分析了判车过程中存在的矿车上下衡、车辆往复以及车辆抖动问题,结合矿山轨道衡的实际,提出了具体的解决算法.该算法通过了实践的检验,证明了该算法的科学性、可行性,具有进一步的推广应用价值.  相似文献   
62.
在实际的OQAM系统中,参差延迟是影响系统性能的一个重要因素。通过理论分析和计算机模拟,给出了在相位抖动下系统性能上限(输出信噪比)与参差延迟t0及形成滤波滚降因子α之间的关系。结果表明,在相位抖动下,当t0=T/2(T为输入信号的波特周期)和α=1时,OQAM系统具有最好的性能。  相似文献   
63.
This paper analyzes the process from gestation to maturity of fast electronics, describes the three-level relations formed in the development of fast electronics, i.e. that of application, technique and theory, and summarizes in brief the progresses in simulation of electromagnetic fields, high-speed parallel sampling, and research of time jitter. Application results of fast electronics in national economy and national major science projects are also introduced.  相似文献   
64.
高速串行互连系统数据相关性抖动峰峰值分析   总被引:1,自引:0,他引:1  
对一般情况下串行通信中数据相关性抖动峰峰值进行了分析,并给出了具体计算公式.针对一阶系统进行了仿真和分析,讨论了系统参数对数据相关性抖动的影响;对于二阶和更复杂系统提出了具体的分析方法,比较了二阶系统的情况下的分析结果与仿真结果,讨论了误差可能产生的原因.在此基础上提出了一套采用测量信道响应分析数据相关性抖动峰峰值的方法,用于分析高速串行互联系统中的数据相关性抖动,当抖动成分的大小远小于码元宽度时,这种分析方法较好符合了仿真结果.  相似文献   
65.
时钟抖动对ADC变换性能影响的仿真与研究   总被引:6,自引:1,他引:6  
从理论上分析了时钟抖动(clock jitter)对模数变换器(analog-to-digital converter,ADC)的信噪比和无伪波动态范围(spurious free dynamic range,SFDR)等指标的影响.使用Labview在计算机上建立ADC仿真系统,并用Analog Devices公司的AD6644设计了两套电路,对采样时钟抖动不同的AD6644的变换性能进行实际测量,分析了实测结果,还进行了对比仿真实验,并和理论分析互相验证.结果显示时钟抖动严重影响ADC的SNR,采样频率越高,影响越大,但会改善SFDR.理论分析、仿真和实际测量的结果为高速、高精度ADC电路的设计和芯片选型提供了很好的参考.  相似文献   
66.
高速数据采集系统时钟抖动研究   总被引:6,自引:2,他引:6  
研究了数据采集系统时钟抖动、ADC量化噪声以及ADC微分非线性与信噪比的关系.通过合理的假设,利用自相关和功率谱密度的关系,推导出了信噪比与抖动和噪声的数学公式.并建立仿真模型,验证该公式.结果表明,在输入信号频率比较高的时候,信噪比以20dB/倍频下降,时钟抖动决定了20dB/倍频下降的起始位置.  相似文献   
67.
文章介绍了60路 ADPCM 编码转换设备总体设计中重点考虑的问题,首先说明了选用320C10DSP 芯片的依据及对外围硬件电路设置的要求以满足 CCITT G.721编解码算法.并提出设备的方框图及各部件功能以满足 CCITT G.761建议.最后论述了总体设计对系统性能的保证.  相似文献   
68.
This paper presents an on-chip measurement circuit to measure multi-giga bit cycle-to-cycle jitter based on the vernier oscillator (VO), which is inherited from the famous vernier delay line. The calibration method is also given. The circuit adopts a differential digital controlled delay element, which makes the circuit flexible in adjusting the measurement resolution, and a highly sensitive phase capturer, which makes the circuit able to measure jitters in pico-second range. The parallel structure makes it possible to measure consecutive cycle-to-cycle jitters. The performance of the circuit was verified via simulation with SMIC 0.18 μm process. During simulation under the clock with the period of 750 ps, the error between the measured RMS jitter and the theoretical RMS jitter was just 2.79 ps. Monte Carlo analysis was also conducted. With more advanced technology, the circuit can work better. This new structure can be implemented in chips as a built-in self-test IP core for testing jitter of PLL or other clocks.  相似文献   
69.
Phase-locked loops (PLLs) are essential wherever a local event is synchronized with a periodic external event. They are utilized as on-chip clock frequency generators to synthesize a low skew and higher internal frequency clock from an external lower frequency signal and its characterization and measurement have recently been calling for more and more attention. In this paper, a built-in on-chip circuit for measuring jitter of PLL based on a duty cycle modulation vernier delay line is proposed and demonstrated. The circuit employs two delay lines to measure the timing difference and transform the difference signal into digital words. The vernier lines are composed of delay cells whose duty cycle can be adjusted by a feedback voltage. It enables the circuit to have a self calibration capability which eliminates the mismatch problem caused by the process variation.  相似文献   
70.
嵌入式多媒体终端的CPU资源优化分配   总被引:2,自引:0,他引:2  
在嵌入式平台上实现多媒体通信时,多业务间对有限的运算能力资源的竞争将导致语音通信质量的严重下降。为了解决这一问题,该文提出了利用语音数据流的短时和长时抖动性对其通信质量进行评价的方法,对多种CPU资源分配方案的性能进行了研究,提出了一种能较好的保证语音通信质量的方案,实现了支持语音、静态图像、短信和白板等数据业务并发的手持多媒体通信终端。与其他方案相比,该方案语音数据流的长时抖动性降低了33%。实验证明:通过优先保证实时通信所需要的CPU资源,终端能提供更好质量的多媒体通信。  相似文献   
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