一种新的NIOS-Ⅱ Turbo解码器硬件加速方案

提出了一种基于硬件加速的NIOS-Ⅱ Turbo解码器的实现.该方案首先构建了由两个并行级联的RSC编码器组成的编码器和由两个相同的SOVA解码器组成的解码器所构成的Matlab原型,仿真结果表明解码器中误码率在每次迭代中都有下降(下降至10-4),除了低信噪比情况(低于-5dB).然后,描述并比较了两种基于FPGA实现的解码器.第一种是由一个运行在NIOS II快速型软核处理器的软件实现,第二种是在第一种方案中加入了硬件加速器.从硬件解码过程加速实施的结果来看,BER大致和软件解码实现相同,但执行时间减少了25%³4%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%34%,当解码迭代的次数增加1至20时,与软件解码实现相比,硬件加速的方法对资源的需求增加了10%¹6%.     

一种新的信源信道联合迭代解码

提出了一种新的联合迭代解变长码(VLC)和低密度校验码(LDPC)的解码器.该系统主要由两个软输入和软输出(SISO)的模块组成,能利用VLC码字结构和马尔可夫信源之间的相关性来纠正误码.由于联合解码算法降低了误码率,使得LDPC的迭代次数大大减少,补偿了联合解码过程中所需要的联合信源信道变长码解码器(JVLD)的计算时间.仿真结果表明,联合迭代解码算法明显优于传统的分离解码器.     

一种CAVLC解码器的研究与实现

熵解码算法性能好坏是H.264视频解码器性能高低的关键因素之一.基于上下文的自适应可变长编码CAVLC是H.264中采用的两种熵编码方案之一,通过对其解码过程的分析,用Verilog HDL实现了CAVLC解码器的硬件设计,用简单的加法操作代替耗时的查表操作,加快了解码速度,并实现仿真验证及综合,可达到1080p(@30Hz)视频的实时解码要求.     

基于通用DSP的数字电视信源解码器的软件实现

为实现数字电视信源解码器，提出了一种基于通用数字信号处理器的总体方案，并在嵌入式实时操作系统μC/OS-Ⅱ提出了以数据为驱动源，基于任务优先级的多任务实时调度策略，成功地实现了对传送流输入、解复用、音频解码、视频解码、视频显示和音频播放等任务的实时调度．本系统全软件实时实现了单路标准清晰度数字电视信源解码器的功能，CPU利用率约为90％．     

基于通用DSP的数字电视信源解码器硬件实现

针对目前国际上数字电视信源解码器主流解决方案即专用芯片方案缺乏广泛适应性和功能改变的灵活性等。提出了基于通用数字信号处理器TMS320C6415的标准清晰度数字电视信源解码器的总体设计方案和硬件实现方法．该方案可用软件实时实现传送流解复用、音频和视频解码，系统运行稳定可靠，音、视频输出质量良好．     

一种性能优良的新型单音解码器

给出一种新型的单音解码器，它由单片机外部硬件及内部程序组成的锁相环单音同步电路在交相干解码器两部分组成，其解码频率可由程序任意设置，解码灵敏度高，速度快，Ｓ／Ｎ为１２ｄＢ时解码时间小于１８ｍｓ，工作稳定可靠，已用于多种通信设备中。     

数字HDTV信源解码器的研究与实现

实现了以专用芯片组为核心器件的HDTV信源解码器，该解码器可配接不同制式的前端，组成完整的机顶盒方案，可对符合MPEG-2的视频流进行解码并兼容各种模拟电视的接收，可对AC-3或MPEG两种音频解码；提供了一个支持实时操作系统的硬件平台，在该平台上可以实现复杂的数字电视应用程序，该文重点叙述它主要的硬件原理。     

一种DVB-S接收解调解码器的设计

介绍DVB -S接收前端数字解调与信道解码电路的组成和原理 ,给出了一种新型的DVB -S数字解调信道解码器的硬件结构和软件控制方法 ,系统实验结果证明了该数字解调信道解码器的可行性 .     

CDMA中的QAM调制迭代PDA联合检测方法

为提高检测器性能并在检测器和信道解码器之间充分利用已知信号信息,多天线系统的广义概率数据关联检测算法被推广到多用户联合检测中.基于Turbo迭代原理,通过基于此算法的迭代多用户检测器和多电平正交调制以及软入软出的前向纠错编码的结合,提出一种软入软出的广义概率关联算法与软入软出的信道解码方法有机结合的新型迭代多用户检测方法.该方法利用外部信息在检测器与解码器之间的交换,进行干扰抵消并进行联合解码和判决.计算机仿真显示该方案收敛所需的迭代次数比传统的使用线性最小均方误差的联合检测解码方案少5次左右,且其误比特率性能接近最大似然接收机的性能.     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.