超前进位加法器优化设计的结构参数约束

在超前进位加法器基本单元电路及其组合方案优化设计的基础上，将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束，推导出了组位数ljm模块层数Mj与门电路最大扇入Nfanin（max）、扇出Nfanout（max）的约束公式．公式给出了超前进位加法器结构参数（ljm、Mj）在优化设计中的约束，为超前进位加法器的优化设计规则奠定了基础．     

顶层进位级联CLA的算法与设计规则

提出了一种新型加法器结构——顶层进位级联超前进位加法器，该结构将超前进位加法器(CLA)底层进位改为顶层超前进位单元进位．给出了顶层进位级联超前进位加法器延迟时间公式．推导出该结构模块延迟时间公式、最大级联数Km(max)、最优分组方案等重要结果，并归纳出优化设计规则．     

16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。     

快速静态进位跳跃加法器

该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.     

对加法器CCS进位链的改进

介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟.从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%.     

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。     

并行加法器的研究与设计

首先介绍了常用并行加法器的设计方法，并在此基础上采用带进位强度的跳跃进位算法，通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明，该加法器不仅速度快于超前进位加法器，而且面积和功耗均小于超前进位加法器。     

一种快速超前进位加法器的优化设计

加法器是处理器的一个基本功能部件，随着处理器频率的不断提高， 对加法器的也提出了更高的要求.超前进位（CLA）是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法，用DC对4种CLA进行了综合，结果表明与目前已有的CLA相比，本文提出的CLA速度更快，面积更小，并给出了统计数据。     

专用进位链优化设计

作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。     

剪切阀式磁流变阻尼器的简化设计方法

剪切阀式磁流变（MR）阻尼E器传统设计方法将阻尼器的结构设计与磁路设计相互独立，导致阻尼器的设计过程繁琐，且不考虑磁路优化，易引发活塞磁芯饱和现象．针对上述问题，建立了一种简化设计方法提出了阻尼器磁路设计中磁路优化的2条原则，与阻尼器结构设计的基本参数方程相结合，确定阻尼器结构的基本参数，即将磁路设计与结构设计合为一体，从而简化了阻尼器的设计过程．并对设计的剪切阀式MR阻尼器进行了数值模拟，预估了阻尼器的最大出力和阻尼力可调范围．结果表明，该阻尼器结构合理，既能保证阻尼通道处磁流变液达到饱和，又能有效防止磁芯饱和现象的发生，且最大出力与阻尼力可调范围满足设计要求．此简化设计方法简便、有效、可靠，可作为剪切阀式MR阻尼器工程设计的一种实用方法     

异步CORDIC处理器设计与FPGA原型验证

提出了用同步电路设计工具和同步FPGA进行设计和验证异步电路原型的方法,设计并验证了一款异步坐标旋转数字处理器(CORDIC).首先设计出同步CORDIC电路,并得到关键路径延时数据,然后采用和同步类似的数据通路,用组合电路设计的异步握手控制单元取代同步电路的时钟,利用FPGA的内部进位链来匹配数据通路的延时.整个电路全部采用Xilinx公司的FPGA设计工具 ISE7.1进行设计和验证,布局布线后的仿真结果表明异步CORDIC处理器工作正确,利用同步电路设计工具,可以快速验证异步电路原型,缩短异步电路的开发周期.     

基于电流模技术的超高速BJT模拟开关

电流模理论和电流模技术是当代电子学先进的理论与技术 ,用电流模法设计模拟集成电路是模拟电子技术的重大突破。采用电流模理论和电流模电路设计超宽频带、超高速度模拟开关。介绍了电路结构 ,分析了电路的工作原理 ,给出了电路性能的仿真结果 ,并总结出了电路的主要特点 ,讨论了电路的设计问题。所设计的电路可以做成单片集成电路 ,也可以作为一个基本单元应用于大规模集成芯片中。     

数字电子钟的设计

本系统由石英晶体振荡器、分频器、计数器、译码器、LED显示器和校时电路组成，采用了CMOS系列(双列直插式)中小规模集成芯片。总体方案设计由主体电路和扩展电路两大部分组成。其中主体电路完成数字钟的基本功能，扩展电路完成数字钟的扩展功能，进行了各单元设计，总体调试。     

基于Simulink的8路定时抢答器设计

利用Matlab/Simulink在数字电路中的基本模块,结合M文件编程,实现模块的组合,设计了一个具有实际功能的8路定时抢答器,并且仿真实现。     

CDMA通讯系统中正交码组的特性研究与优化选取

为解决码分多址 (CDMA )移动通讯系统正交码组优化选取的问题 ,论文对此类系统前向信道的信号特点进行了研究 ,并提出了 CDMA前向信道的 Walsh码组的一种优化选取方法。通过对不同 Walsh码组组合所构建的前向信道信号积累分布函数 (CDF)的计算 ,首次归纳总结出了Walsh码组组合对 CDF曲线影响的周期性规律 ;并在这一规律基础上首次提出了优化选取 Walsh码组组合的实用方法 ;同时给出了若干典型 Walsh码组叠加后的数字基带信号形式 ,从而直观地揭示了 Walsh码组组合与 CDF曲线的定性相关关系。     

基于PSpice的四阶有源带通滤波器的统计优化设计

针对在实际生产过程中由于元器件参数值的随机分布性而造成电子产品合格率下降的问题，提出了一种基于PSpice的电子电路的统计优化设计方法。并通过四阶有源带通滤波器电路的统计优化设计，验证了该方法可以有效地保证电路设计的可靠性，提高电子产品的合格率．     

基于FPGA的DDS调频信号发生器设计与实现

模拟调制系统中,总结起来有两种调频方法,直接调频法可以获得较大频率偏移,但频率稳定低,温漂时漂都比较大,间接调频法频率稳定高,但是电路十分复杂。针对上述传统模拟调频方法的不足,从信号调频基本原理出发进行理论推导,结合DDS技术基本工作原理进行设计,利用FPGA来实现DDS调频信号的产生。并着重介绍了DDS调频原理及电路实现过程,给出了FPGA设计的仿真和示波器测试图,整个电路硬件单元简单,稳定性好,实验结果表明该设计是有效的。     

管道磁化的有限元优化设计

为计算磁路设计中永磁体几何参数对管道磁化效果的影响,采用了有限元方法研究管道磁化磁路中永磁体长度（10～40mm）、直径（25～100mm）改变时,管道表面缺陷（0.2mm深,0.2mm宽）产生的漏磁场的变化情况,得到了缺陷漏磁场水平分量B