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相似文献
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1.
在IP软核的设计过程中,可以利用SystemC行为模型描述特点代替传统HDL语言,建立行为模型和验证平台.以一个通用异步收发器的IP核设计为例,详细讨论整个IP软核的设计流程,重点分析了行为模块和验证模块的设计.结果表明,SystemC对于提高代码效率和IP开发速度有着重要作用.  相似文献   

2.
探讨了一种基于SystemC的嵌入式系统规约建模方法.本文在介绍嵌入式系统常用规约方法的基础上,提出了基于SystemC的规约方法.接着分析了SystemC在嵌入式规约时利用的一些关键技术,最后分析了SystemC的分层模型描述.  相似文献   

3.
设计了一个针对ISCAS85/89Benchmark,用于RTL组合电路VerilogHDL描述的编译器,这个编译器可以作为RTL电路测试研究的辅助工具,在对VerilogHDL和RTL描述的特点进行分析的基础上,阐述了该编译器解析VerilogHDL描述、创建功能模块类库和RTL描述转化为无层次分块的门级描述的基本原理,提出了主要问题的解决策略。  相似文献   

4.
随着嵌入式系统的发展,片上系统(SoC)设计已经成为集成电路设计的发展方向。SoC设计的复杂性对集成电路设计的各个层次,特别是对系统级芯片设计层次带来了新挑战。SystemC是一种完全基于C++的系统级建模语言,它同时支持RTL级、行为级和系统级描述。本文介绍了SystemC的特点和系统设计环境,有利于进行SoC系统级设计,并阐述了一种基于SystemC的系统级设计方法。  相似文献   

5.
罩式炉退火车间的调度过程是一个典型的多机、多阶段、多约束、有重入的流水车间并行作业调度问题,难于解析建模.考虑SystemC解决大规模集成电路硬件建模问题的优势,分析退火工艺流程,采用平台映射的思想将罩式炉退火车间生产过程映射到SystemC上进行描述,结合离散事件仿真技术建立了基于SystemC的罩式炉退火车间离散事件仿真模型.该模型能快速有效地对退火过程任意初始状态进行模拟,实现方法容易、程序简洁、运行速度快、可读性强,为生产作业调度提供了决策支持.通过实例验证了基于SystemC的建模方法解决离散事件仿真问题的正确性和有效性.  相似文献   

6.
电子设计自动化 (EDA)的关键技术之一是要求采用形式化方法来描述数字系统的硬件电路 ,VerilogHDL是目前功能最强大的EDA硬件描述语言之一 ,本文在介绍VerilogHDL语法结构的基础上 ,结合电路实例进一步阐述VerilogHDL易学、简洁、灵活、高效的编程风格  相似文献   

7.
基于SystemC的片上系统设计   总被引:1,自引:1,他引:0  
本文首先提出了一种基于SystemC的片上系统设计方法,它能够很好地实现软硬件的协同设计,接着提出了一种改进的基于UML建模的片上系统设计方法,此设计方法通过UML对顶层系统建模,用SystemC描述硬件部分,提高了芯片研发团队的协调工作能力,进一步加快了SoC产品的开发速度.  相似文献   

8.
在简要介绍椭圆曲线密码学基本原理的基础上,对ECC数字签名进行算法分析以及性能评估,引出核心模块点乘运算,并用SystemC语言实现点乘的行为级描述.在CocentricStudioSystem平台上进行建模仿真,取得正确的结果.该设计可应用于椭圆曲线加密处理器的SOC实现中.  相似文献   

9.
在4G(第4代移动通信系统)的研究中,针对传统的基于Matlab/Simulink系统级设计方法中存在仿真速度慢以及无法与硬件实现紧密结合的问题,提出了一种用SystemC进行系统级仿真的方法.介绍了用SystemC进行通信系统建模的优点,并结合第4代移动通信系统中多输入多输出正交频分复用的接入方式,给出了系统级SystemC仿真建模的实例.  相似文献   

10.
根据FPGA/CPLD硬件结构的特点,从系统设计的实际出发,提出了利用VerilogHDL进行FPGA/CPLD设计的一些描述风格的基本原则,这些原则中,有些是传统电路设计中不存在的,但是对设计的性能具有直接的影响,这些原则也可以用于指导用原理图进行设计。  相似文献   

11.
讨论了可综合的Verilog HDL(Herilog Hardware Description Language)中的数据类型、运算符、表达式、CASE、IF-ELSE等语法现象到硬件逻辑功能部件实现时的映射关系。介绍了一种由Always@(clock event)块和块内的CASE、IF-ELSE等语句所组成的描述同步时序电路的程序结构到用硬件实现时的一种模型。  相似文献   

12.
用形式化的方法描述了硬件描述语言Verilog的语法和语义,建立了一个Verilog的操作语义模型。分别用二元组和四元组描述Verilog非并发和并发成分的状态,刻画了不同语句的状态转换规则,并用实例描述了并发程序的执行过程,证明了该操作语义模型的正确性。  相似文献   

13.
RS(15,9)编码器IP Core的实现   总被引:1,自引:0,他引:1  
RS编码器IP核设计的难点是提高编码电路的编码运算速度。采用基于多项式乘法理论的GF(2”)上4位快速有限域乘法的方法,提高了编码电路中乘法器模块的运算速度,并对传统的编码电路进行优化,从而解决了运算速度慢的问题。使用Verilog HDL语言和Verilog7.0软件,设计了RS(15,9)编码器,通过仿真及软、硬件验证了设计的正确性。  相似文献   

14.
提出了一种图像处理用二维卷积器的IP设计.该卷积器的设计基于将一帧完整的图像分解为多个相互重叠的垂直窄带,而将每个垂直带视为一幅完整图像进行处理,因此大大减少了系统所用移位寄存器的数目,但系统的性能下降较少.用Verilog HDL语言描述了整个系统的设计,并在Xilinx公司的ISE4.1集成开发环境下进行了仿真和逻辑综合,给出了实现的结果.  相似文献   

15.
基于动静态混合算法的仲裁器模块设计   总被引:2,自引:0,他引:2  
总线仲裁器模块广泛地应用于控制类芯片的各个领域。本文在讨论动静态混合算法的基础上 ,详细地介绍了该算法在控制类芯片设计中的设计方法与技巧 ,并给出了 VerilogHDL 源程序。动静态混合算法不仅在总线仲裁器模块设计中具有指导意义 ,而且在其它控制类芯片中也具有很好的参考价值。  相似文献   

16.
通过研究最新版本的USH2.0协议和相关接口协议,并根据Verilog HDL语言相关语法给出了一种面向SoC应用的可按需定制可重用的多功能USB IP核的设计思路,并用verilog HDL对USB提供的USB Host,Device,Hub,OTG功能进行了RTL描述和仿真,结果表明设计的IP核是可用的.  相似文献   

17.
提出一种基于FPGA的数字信号存储控制器的设计方案,并详细设计了其内部各功能模块的工作流程,利用硬件描述语言Verilog HDL对各功能模块进行编程,并进一步完成综合和仿真等工作对其进行验证,最后的结果表明该控制器不仅结构简洁、占用硬件资源较少,而且能够完成总体的设计要求,另外,本设计还在系统外部增加了监测模块,对系统运行情况进行实时的监视,保证系统运行的可靠性。  相似文献   

18.
为降低基于重模多项式剩余类环矩阵的密码算法中乘法运算占用的硬件资源量,提出了一种剩余类环上乘法的流水线实现方法.该方法选用数模为216,多项武模为4次首一多项式的重模多项式剩余类环,对流水线设计进行了数学推导,给出了重模多项式剩余类环上可综合乘法模块和不可综合测试模块的Verilog HDL代码,并利用ModelSim软件进行仿真测试.测试结果表明,此方法不仅能够提高乘法运算的速度,而且将16位乘法器的数目从28个降到8个,大大降低了硬件资源消耗量,使得重模多项式剩余类环上矩阵乘法在一般的硬件电路中得以实现,为该类密码算法的推广和应用奠定了基础.  相似文献   

19.
设计实现了一个基于CPLD的实时视频采集模块.该模块采用SAA7111A增强型视频处理器、CPLD和FIFO芯片实现了视频的实时采集,为后续设备对视频的处理提供了有效数据.重点介绍视频模块接口的时序,并给出了相应的Verilog HDL代码.  相似文献   

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