脉冲神经网络硬件系统性能监测平台

随着脉冲神经网络规模不断增大、功能越来越复杂,如何快速地验证神经网络硬件系统结构各部分的功能,并准确地评估其性能成为设计者面临的严峻挑战。本文设计了一款可视化性能监测平台,用于脉冲神经网络硬件系统的功能验证和性能监测。以Xilinx Zynq-7000器件为例,测试结果表明该监测平台具有轻量化设计、良好的人机交互界面和通用性等优势,能够提高脉冲神经网络硬件系统的功能验证和性能评估效率,为其硬件系统设计提供了较好的辅助功能验证与性能分析手段。     

基于性质描述语言的硬件验证

性质描述语言(Property Specification Language)为描述硬件设计的属性提供了一种标准语言,基于断言的验证方法为硬件的设计和验证提出了一种新的很具有优势的验证方法.用性质描述语言作为断言的验证方法中描述断言的语言,使得断言能够被语法精简、语义严格清晰地描述出来.通过对先进先出队列存储器的设计和断言的描述,以及对断言的验证结果的描述,给出了如何利用性质描述语言写断言的一般方法,然后再进行模拟仿真,找出使断言失败的原因,以便找出设计的错误,并验证了本方法在硬件验证中的有效性.     

用于微阵列数据癌症分类的演化硬件多分类器

针对单分类器识别率低、稳定性差的问题,提出了一种用于微阵列数据分类的演化硬件多分类器选择性集成方法.首先把经过预处理的原始训练集随机划分为训练集和验证集;然后通过对训练集的学习获得基于演化硬件的基分类器;再用验证集评价基分类器的性能,选择其中一部分较好的基分类器组成最终的分类系统;最后用独立的测试集验证系统的性能.试验结果表明,对急性白血病和结肠癌数据集的识别率分别为95.42％、88.33％,与其他的模式识别方法具有可比性;同时在识别率相当的情况下,该方法的硬件代价远低于全集成的演化硬件多分类器.     

基于Nios Ⅱ的IMDCT算法硬件加速器设计

为了提高MP3解码的运算速度,分解了IMDCT算法,基于NiosII软核设计了IMDCT算法的硬件结构,作为SOPC系统总线上一个硬件加速器模块进行解码.实验验证了硬件加速器的运算速度大约是软件运算速度的4.4倍.     

递归数字滤波器的硬件实现

本文讨论了一阶递归型数字滤波器的硬件设计,由建立数学模型到确定相应的硬件逻辑。给出了实验结果,并用软件在DJS—6计算机上得到验证。     

基于多元正态分析的硬件木马检测研究

针对硬件木马旁路检测中投影变换等方法可能造成的多点关联信息丢失问题,从旁路信号的点特征分析入手,对旁路信号轨迹多元正态分布特征的检验方法进行了分析和验证,采用多元正态分布的概率密度函数来描述金片旁路信号的分布特征,针对不同数据激励下的旁路信号轨迹,采用成对数据的t检验方法进行硬件木马判别.在FPGA平台上实现的8051微处理器中分别植入5种类型的硬件木马,并对电磁旁路信号进行了检测验证实验.实验结果表明:该方法能够成功检测逻辑规模低至0.05%的硬件木马.     

基于NIOSⅡ多核技术的Hopfield神经网络硬件实现方法

为了充分发挥人工神经网络所具有的并行计算、分布式存储的优点,提出了将NIOSⅡ多核技术应用于Hopfield神经网络硬件实现的方法.采用中断方式和SDRAM实现多核之间的通信,并将所实现的硬件用于数字识别,验证了多核通信方法应用于神经网络硬件实现的有效性和可行性.     

MS Windows兼容的系统芯片硬件核心的分析与实践

研究了开发MS Windows兼容的系统芯片硬件核心的方法.该方法在确保MS Windows兼容的前提下,通过多次模拟运行、逐步抽取的方式获得硬件核心基本系统功能规范.实验表明,相对于完整系统,该硬件核心的复杂度大幅度降低,同时表明不同MS Windows版本所需硬件核心有明显差别.此外,还在FPGA原型上验证了支持MS Windows 98的系统芯片硬件核心.     

金属带式无级变速器电液控制系统控制研究

CVT的电液控制系统（包括硬件和软件）是直接决定CVT无级变速性能的核心部件,分析了金属带式无级变速器电液控制系统计算机控制部分的组成和工作原理,对硬件和软件部分进行了设计,最后进行了台架实验,完成了实验验证.结果表明,所设计出来的控制器具有很好的跟踪性能,验证了控制方法的有效性.     

基于OpenVera的ⅡC总线接口功能验证平台的搭建

文章讨论了基于OpenVera的功能验证平台的搭建方法,重点研究了如何挖掘OpenVera所支持的各种新技术和新功能,并与传统验证方法所搭建的验证平台进行了性能比较;表明该硬件验证语言的优势,对验证IP(VIP:Verification IP)的编写有一定的借鉴意义.