时序电路SACO和PSO混合算法的测试矢量生成

提出了一种新的测试矢量生成算法，其使用SCOAP测度对蚁群算法进行参数调整，并在粒子群算法的框架下进行测试矢量生成，再使用调整后的蚁群算法进行测试矢量优化。该算法不仅克服了粒子群算法的容易陷入局部最优等缺点，而且利用电路本身的特性来确定蚁群算法的参数。以国际标准电路为例，实验验证本文的算法，结果表明本算法应用于时序电路的测试矢量生成时，相对于粒子群算法提高了其收敛性，提高了故障覆盖率；相对于蚁群算法压缩了测试矢量集，减少了测试诊断时间。     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

基于随机访问扫描的低功耗确定性测试方案

大规模高密度的集成电路在测试中面临着测试数据量大、测试时间长和测试功耗高的问题.为此提出了一种基于随机访问扫描(random access scan,RAS)的混合模式测试体系结构,该测试方法先通过自动测试模式生成一个确定测试集,再将确定测试集嵌入片上生成的测试序列中进行确定性测试.测试分两个阶段进行,第一阶段利用块固定折叠计数器生成的具有块固定特征的测试模式序列,测试电路中的大部分故障;第二阶段,通过位跳变方法生成确定测试模式,测试剩余的难测故障.在ISCAS-89基准电路上的实验结果表明,该方案不仅减少了测试存储量和测试时间,而且有效地降低了测试功耗.     

基于紧致遗传算法的N次检测测试集压缩

N次检测是一种新兴的面向缺陷的集成电路生产测试技术,它通过对故障的多次测试来提高对电路缺陷的测试覆盖率.N次检测技术所面临的主要困难是其所需测试矢量数目过多,导致测试时间长,成本高.为此,提出一种基于紧致遗传算法的N次检测测试集压缩方法,可以有效降低计算花费,非常适合处理测试矢量规模较大的N次检测的测试集压缩问题.实验表明,该方法能够在有效的时间内得到更小的测试集.     

基于可控功耗的扫描分段测试结构

随着芯片尺寸进入微纳米级时代,集成电路测试过程中产生的功耗也越来越大,已经成为了芯片生产和测试的瓶颈。已有的研究主要是降低移位功耗或者捕获功耗,但是很少有方法能够同时降低这2个阶段的功耗,而且目前还没有针对捕获功耗可控性的研究。该文提出了一种基于可控功耗的扫描分段结构,该结构能够控制移位阶段和捕获阶段的功耗,并且只需增加很小的面积开销。同时还设计了一种高效的电路结构分析算法来检测触发器之间的依赖关系,以及一种能够直接降低同一时刻触发器跳变的扫描分段策略,这种策略通过不断的迭代分段组合来完成最优分组。该分段方法是第一个基于电路结构依赖和时钟树影响的功耗可控方法。实验表明,该结构在ISCAS89和IWLS2005基准电路测试中都有明显的效果。     

基于LFSR重复播种种子计算方法的初步研究

提出了一种新的基于线性反馈移位寄存器(LFSR)重复播种种子的计算方法.该方法计算得到LFSR重复播种中使用到的种子,重复播种后能够截断对故障覆盖率效率底的测试序列,每个种子得到长度可变的伪随机测试序列.对ISCSA85电路进行了仿真试验,仿真结果表明,该方法能够大量减少测试矢量长度,同时降低了测试时间.     

低成本高故障覆盖率内建自测试方案

提出了一个基于重复播种的新颖的BIST（build-inself-test)方案，它使用侦测随机向量难测故障的测试向量作为种子，并利用种子产生过程中剩余的随意位进行存储压缩，通过最小化种子的测试序列以减少测试施加时间，实验表明，本方案需要外加硬件少，测试施加时间较短，而故障覆盖率高，近似等于所依赖的ATPG工具的故障覆盖率。     

支撑矢量机的改进分类器算法

支撑矢量机是20世纪90年代中期发展起来的机器学习技术，改进分类器算法通过增大广义最优超平面的分类间隔，实现了识别能力的提高，在此基础之上，参选取部分训练样本，来提高优化速度，而且不会降低分类能力，从而能够同时提高支撑矢量机的识别率和降低时间复杂度，为支撑矢量机的应用提供了一种有效的实用化方法，实验结果表明，该方法在可分性得到显著提高的同时提高了速度。     

云进化算法在NoC互连测试中研究

提出了一种基于云进化算法的NoC互连测试方案.该方案利用云模型对物种进化统一建模,重点解决云模型对进化的表示和对进化的控制两个问题,结合NoC互连测试问题,在功耗限制条件下,建立基于云进化算法的互连测试模型,以获取最优测试矢量集;实验结果表明:该算法取得了较好的测试效果,有效提高了测试效率.     

可测试性设计中的功耗优化技术

降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗引发成本增加，可靠性降低，成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法，分析测试过程中功耗升高的原因，对已有的几种主要的降低测试功耗方法进行详细分析，最后给出一种高性能微处理器的真速低功耗测试方法。     

生成确定性测试图形的内建自测试方法

为了以低的硬件开销自动生成高效率的确定型测试图形,提出一种新型的内建自测试(BIST)方法.先对原型设计用自动测试图形工具生成长度短、故障覆盖率高的确定性测试图形,然后对生成的图形排序以取得低功耗测试序列,再选择状态机优化和综合方案,最后自动生成BIST电路描述.由于结合了确定性测试和伪随机测试的优点,该方法具有低功耗、长度短、故障覆盖率高、测试图形自动生成等特色,特别适于CMOS组合逻辑电路的测试.基于ISCAS85Benchmark的实验结果表明,所设计的BIST电路在硬件开销、速度、测试功耗等方面均优于传统的伪随机测试电路,测试时间显著减少.     

A vector inserting TPG for BIST design with low peak power consumption

A test pattem generator(TPG)which can highly reduce the peak power consumption during built-in self-test(BisT)application is proposed.The pmposed TPG,called Lppe-TPG,consists of a linear feedback shift register(LFSR)and some control circuits.A procedure is presented firstly to make compare vectors between pseudorandom test patterns by adding some circuits to the original LFSR and secondly to insert some vectors between two successive pseudorandom test patterns according to the ordinal selection of every two bits of the compare vector.Then the changes between any successive test patterns of the test set generated by the Lppe-TPG are not more than twice.This leads to a decrease of the weighted switching activity(WSA)of the circuit under test(CUT)and therefore a reduction of the power consumption.Experimental results based on some isCAS'85 benchmark circuits show that the peak power consumption has been reduced by 25.25% to 64.46%.Also.the effectiveness of our approach to reduce the total and average power consumption is kept,without losing stuck-at tault coverage.     

Partition-based Low Power DFT Methodology for System-on-chips

This paper presents a partition-based Design-for- Test （DFT） technique to reduce the power consumption during scan-based testing. This method is based on partitioning the chip into several independent scan domains. By enabling the scan domains alternatively, only a fraction of the entire chip will be active at the same time, leading to low power consumption during test. Therefore, it will significantly reduce the possibility of Electronic Migration and Overheating. In order to prevent the drop of fault coverage, wrappers on the boundaries between scan domains are employed. This paper also presents a detailed design flow based on Electronics Design Automation （EDA） tools from Synopsy~ to implement the proposed test structure. The proposed DFT method is experimented on a state-of-theart System-ou-chips （SOC）. The simulation results show a significant reduction in both average and peak power dissipation without sacrificing the fault coverage and test time. This SOC has been taped out in TSMC and finished the final test m ADVANTEST.     

基于Hopfield神经网络数字系统测试技术研究

介绍了用离散Hopfield神经网络模型把组合电路约束网络转化为能量函数，用数学优化求能量函数的最小值，即为给定固定型故障的测试矢量。经检测故障覆盖率达到100％并通过试探法进一步优化测试矢量集，然后将测试矢量集的响应序列移入本原多项式求得特征序列，建立故障字典，实验证明该方法切实有效。     

基于蚁群算法的细胞自动机优化及其在电路测试中的应用

细胞自动机在电路设计、计算机安全等领域有广泛的应用.首先通过使用蚁群算法实现对细胞自动机结构的优化配置,从而产生具有较强随机性的伪随机数序列;其次,把细胞自动机应用于数字电路的测试,利用经优化后的二维细胞自动机来生成测试矢量.实验结果表明,经过蚁群算法优化之后得到的细胞自动机能够产生随机性较强的伪随机数序列,在数字电路测试的应用中能够提高故障覆盖率.     

基于遗传算法的逻辑电路测试生成的研究

本文提出了一种基于遗传算法的逻辑电路测试生成算法，利用遗传算法的全局寻优特点进行集成电路的测试生成，并与确定性算法进行了比较，所得到的实验结果表明，遗传算法可以在比较小的测试矢量集下得到比较高的故障覆盖率，是一个有效的测试生产算法．     

布线约束下的低功耗扫描测试

分析了扫描测试过程中功耗产生的原因,研究了扫描触发器跳变对内部组合逻辑锥的影响,并对其进行建模,将计算得到的影响函数值作为扫描链重排序的依据.然后,基于扫描链结构的特殊性,分析了布线约束对扫描链重新排序的影响,并将布线约束简化,提出了一种同时兼顾低功耗和布线约束的算法.该算法不需要迭代,通过一次运行即可得到扫描链重排序的结果,在保证后端设计可行性的前提下,尽可能减少了高影响值扫描单元上的跳变次数,实现了对扫描测试功耗的优化.基于电路测试算例以及ISCAS89基准电路集中的电路s298和s5378,进行了仿真实验,结果表明:所提算法可以使扫描测试功耗降低12%,对故障覆盖率以及测试时间没有任何影响,而且不需要任何硬件开销,可应用于芯片的量产测试.     

一种改进的STUMPS架构

由于科学技术的快速提高,单一芯片中所能包含的晶体管的数目越来越多,相对造成了芯片可测试度的降低,以及测试成本的增加。传统的STUMPS-based LBIST测试方法中,常会有故障覆盖率不够高和测试时间太长的缺点。该文提出了用Test-Per-Clock的方式来处理待测电路,并配合空间压缩器和存储装置使用,降低了故障覆盖率,减少了测试时间。     

FPGA逻辑资源测试图形自动生成方法

提出一种通用FPGA逻辑资源测试图形自动生成方法.建立了可编程逻辑单元CLB的测试模型,提出了FPGA的测试配置集的自动生成算法,在测试配置集的基础上得到了具有通用性的,高故障覆盖率且测试时间短的测试图形.     

基于三相导纳阵的不对称故障计算

分析电力系统不对称故障的方法，大多数是基于对称分量的算法，故障条件表示复杂，算法不直观。作者建立网络的三相导纳阵，用相分量参数表示电网的故障条件，在不增加网络节点的条件下，推导了母线短路，线路短路，线路断线时故障元件的相分量特征导纳。把网络中相应元件的导纳用此特征导纳代替，得到包含故障信息的网络导纳阵，直接一次求解得到网络节点的三相故障电压。算法简单直观，不受故障类型和故障重数的限制。算法在ＵＮＩＸ工作站上实现，并在厂站仿真中得到应用，效果良好，计算时间在中小网中完全满足要求。