视频多核处理器结构

随着多核处理器系统复杂度的增加以及视频标准多样性的增加,视频多核处理器的设计难度和成本也大幅度增加.为了得到一个通用而又高效的多核处理器设计平台,以减小多核系统设计的复杂度,提出一种新型视频多核处理器结构.该结构采用新颖的任务管理和同步机制.基于该结构实现了MPEG4标准Simple Profile的实时解码器.测试结果表明: 该结构可以容易地实现对MPEG4视频流的实时解码,对于视频信号处理有较高的效率.该结构能够容易地支持多标准应用,可以作为一种灵活通用的媒体处理器设计原型.     

片多处理器和对称多核处理器的研究进展

片内多处理器(Chip Multi-Processor,CMP)思想和首个多核结构原型自1996年由斯坦福大学首次提出以来,直到2001年IBM才发布了真正的双核RISC处理器Power4,成为首款采用多核设计的服务器处理器.但是多核处理器进入主流桌面应用,还是从Intel和AMD正式引入多核架构开始的.本文针对片多处理器(Chip Multi-Processor,CMP)和对称多核处理器(Symmetric Multi-Processor,SMP)的研究进展进行综述和分析.首先,概括介绍了国内外片多处理器和对称多核处理器研究的最新进展,并分析了已存在的问题;其次,对片内多处理器和对称多核处理器的研究热点和趋势进行了分析,并指出该领域未来可能的研究方向;最后,对对称多核处理器的主要典型产品以及最新的Sandy Bridge架构做了详细介绍.     

一种面向片上众核处理器的虚拟核资源分配算法

基于高效能大任务和多任务计算需求以及芯片技术的高速发展,多核处理器进入片上众核处理器时代,但如何将这种硬件能力转变成计算性能的提升,充分利用MPSo C的并行计算能力是该领域亟待解决的问题.文中研究设计了面向片上众核处理器的物理核到虚拟核分配算法(VPD),该算法通过识别任务执行时的阶段状态特征,动态重组物理核并配置成与任务计算需求相适应的虚拟核,在满足任务的计算资源需求的条件下,实现虚拟核最优分配.最后通过实验将VPD算法与不同的多核/众核处理器环境下的主流调度算法进行比较,结果表明:该算法可适用于多种环境,且效能比其他同类算法平均高5%~10%.     

面向片上网络通信的可重构路由算法

上互连网络(Network orl Chip,NoC)采用包交换和路由的方法替代传统总线,没有全局的连线,具有很好的可扩展性,是未来多核处理器内核间的主要通信方式.NoC在片上系统中的应用有很多研究,片上系统在通信模式和网络负载分配等方面一般具有稳定性.在通用多核处理器中,由于受核间通信模式不确定性、系统的可重构性等诸多因素影响,NoC的研究和设计更具复杂性和挑战性.本文重点分析面向NoC通信的可重构路由算法.     

片上多核处理器的结构级功耗建模与优化技术研究

功耗是导致片上多核处理器出现故障的重要诱因,也是片上多核处理器设计的重要制约因素．如何降低多核处理器的功耗并提高处理器能量效率,具有很大的研究意义与探索空间．文中主要从体系结构设计者的角度,并结合电路实现,研究并总结纳米级工艺下片上多核处理器的功耗建模与评估方法,及其不同构件的低功耗优化技术．通过提出创新高效的多核处理器结构级功耗评估方法及其模拟平台,提高多核结构功耗模拟的准确性与灵活性,并以此为依托,开展处理器核、片上网络、片上存储及其一致性协议的各方面优化,寻求提高多核处理器功耗有效性的微体系结构,为国产多核处理器的低功耗设计提供一定借鉴与参考．     

层次化架构嵌入式多核处理器原型设计及其编程研究

VLSI技术进步和应用驱动使多核技术成为主流的微处理器设计技术。多核处理器作为一种时空域器件,应把超级计算机作为多核处理器的设计参考系,其主流架构将最终收敛到"小核、大阵列、层次化"上。文章利用Xilinx Virtex5-330TFPGA器件,设计实现了一款集成16个处理核的具备层次化架构特征的嵌入式多核处理器原型芯片,工作频率为90 MHz。多核处理器利用层次化的体系架构、灵活的片上互连、多种同步机制以及合理的并行程序模型,成功加载了实时视频淡入淡出(fade-in-fade-out)混叠应用(320×240,30帧/s)。基于该多核处理器架构,研究比较了粗粒度和细粒度2种并行编程模型。细粒度模型的多核同步操作稍复杂,但很好地掩盖了应用的串行操作时间,对视频淡入淡出混叠应用的加速比可达6.97。     

基于多核处理器的入侵防御系统

随着高速以太网的广泛应用和网络入侵行为的日益复杂化,对网络入侵防御系统性能的要求越来越高.通过对传统入侵防御系统工作原理的分析,设计并实现了基于多核处理器的入侵防御系统.通过对系统中的多核处理单元进行分组,并构建共享缓冲队列实现工作组间的数据传递,使得系统在多核处理器环境下能够并行工作.试验结果表明,改进后系统的效率有显著提高,丢包率也明显降低.     

基于频繁交换值的多核交叉开关节能方法

为减少嵌入式系统片上多核互连网络的动态能耗,提出了一种基于频繁交换值的多核交叉开关节能方法.利用片上多核互连网络中值的局部性,设计了频繁交换值缓存(FEVC),通过减少互连链路上的通信量和位变换数,有效降低了片上交叉开关互连网络的动态能耗.为达到最佳节能效果,通过实验确定了FEVC中保存的值的个数.实验结果表明与原系统相比,在单独使用频繁交换值缓存,只保存4个数据值时可以实现节能13%,结合翻转码算法可使节能比例达到20%.      

基于FPGA和DSP的高速图像处理系统设计

介绍了一种基于现场可编程逻辑阵列和数字信号处理器协同作业的高速图像处理嵌入式系统。借助于单片双口RAM,设计了一种新颖的数据传输结构,并利用乒乓技术实现对实时高速图像数据的缓冲。整个系统的工作流程在FPGA和DSP的分工及协作下完成,这比使用单片DSP建立的处理系统性能提高25%左右。该系统具有可重构性,方便其它算法在该系统上实现。     

CERCIS:一种视频媒体编解码片上系统的设计实现

基于面向特定应用的可配置处理器架构及其设计方法,设计并完成了一种视频媒体编解码片上系统芯片,它具有通用数字信号处理器的柔性编程及特定目标应用时的高性能等特点。该视频编解码片上系统由编码和解码2部分组成,编码和解码部分都采用相同的媒体信号处理架构。媒体信号处理编码、解码架构中分别包含一个8发射超长指令字数字信号处理器核,还包括实现视频媒体应用的专用数据传输单元,变长编解码单元以及接口单元,可以完成H.263视频媒体编码和解码。在0.13μm工艺库下模拟验证表明,该片上系统在17MH z工作频率下可完成15帧/s QC IF图像的H.263编码,在10MH z工作频率下可完成15帧/s QC IF图像的H.263解码。     

电缆故障检测系统

针对多芯电缆的常见故障,设计一种利用单片机8051为核心的故障检测系统,可检测多芯电境常晃故障并迅速、准确定位故障点。     

多核系统上任意2序列公共元素的并行查找

文章依据多核系统共享二级缓存和私有一级缓存的容量,采用数据多级分块技术、数据局部性原理和循环并行优化方法,设计了多核系统上存储高效、线程级并行、扩展性好的任意2序列公共元素的并行查找算法。结果表明,该文所给算法充分发挥了多核系统的软硬件特性,获得了良好的加速比和可扩展性。     

一种高效多标准视频解码器架构研究与设计

针对目前视频解码器实现方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题,提出一种面向多种视频编解码标准的通用视频解码器架构设计方案.采用软硬件协同设计方法,基于可编程同构多核处理器+协处理器的硬件架构,同构多核处理器采用指令级和任务级并行加速,协处理器采用硬件定制单元实现矢量加速,同时利用分布式片上便笺式存储器(Scratchpad Memory,SPM)代替数据Cache实现高效的数据存储系统,以应用广泛的H.264视频标准为验证实例.实验结果表明,基于本文所提架构实现的H.264视频解码器高效可行,平均并行加速比为9.12,相比于传统多核并行解码算法提高了1.31倍.     

计算机系统结构课程多核创新实验探索

在现有文献的基础上,电子科技大学计算机科学与工程学院研究了计算机系统结构课程中多核创新实验,体现在多核技术知识点在课程中的设计安排和多核创新实验的构建,并探讨了多核创新实验的设计目标。多核创新实验涵盖硬软件2个方面的实验内容:在FPGA芯片上设计多内核计算机系统及W indows/L inux多核多线程编程。该实验,以加深学生对多核知识点的理解掌握为根基,具有可编程逻辑器件、操作系统与多核新组合的创新特点。     

基于网络处理器的高性能入侵防护系统研究

提出一种基于网络处理器的入侵防护系统模型,该模型基于异构多核计算架构,采用通用x86/IA多核处理器作为应用和控制CPU,运行检测和控制模块,专用网络处理器作为协处理器实现网络层面的处理,两者之间通过PCIE实现高速通信,从而实现高效能、自适应、可扩展的入侵防护系统.用NFE-i8000网络处理器和Intel Xeon E5620四核八线程的通用处理器实现系统原型,并用PHAD异常检测系统作为入侵检测器进行了模拟实验.仿真结果表明,模型不但可提高系统性能,而且按协议类型进行负载均衡的检测结果比按五元组要好.     

基于肌电触发的上肢康复训练机器人的实现

在三自由度中央驱动式上肢康复训练机器人样机的基础上,通过提取患者的肌电信号,设计了一种肌电触发的助力训练控制方案,达到帮助上肢功能障碍患者进行助力康复训练的目的.运用多种电子技术,提取桡侧腕屈肌和尺侧腕屈肌这一对拮抗肌的表面肌电信号,结合运动系统的分层多核控制方案,实现对患者肌电信号的检测和处理,根据患者的运动意图提供相应的助力动作,实现肌电触发的助力训练模式.进行了肌电信号识别实验和速度调节验证实验,验证了肌电触发的速度可调式助力训练方案的可行性.     

采用双软核处理器的XYZ平台控制系统设计

用双软核心处理器设计出XYZ平台运动控制系统。采用双Nios II软核处理器,分别用于处理与上位机的通信接口和对指令的编译、译码及前瞻处理。开发硬件插补模块作为协处理器,完成精插补和自动加减速等功能。该控制系统可实现两轴或三轴直线插补,任意两轴圆弧插补。采用多核SOC并行处理提高了系统的插补精度和进给速度。     

帧内预测在多核系统上的并行实现

由于H.264的帧内预测造成了I帧的宏块具有数据依赖性,导致多核系统无法并行处理。针对这种情况,分别对intra4×4和intra16×16类型的宏块进行处理。如果当前宏块是inra4×4类型,则解码完毕任一处于最右边一列的子宏块后就通过邮箱把数据发送给下一个宏块以开始其帧内预测。如果当前宏块是intra16×16类型,则首先对最右边的一列数据进行帧内预测,然后和残差数据相加,得到解码后的数据并通过邮箱传送给下一个宏块以开始其帧内预测。分别对相邻宏块的4种情况做了详细的分析,给出了其并行方法。仿真结果表明,使用该方法后,单个宏块解码时间减少,DSP访问存储器的次数减少。多核系统的并行度得到提高。     

一种连接WSN与Internet的多核嵌入式网关设计与实现

针对Internet与WSN这两种网络协议转换时网关的传输带宽受限问题,设计了一种多核嵌入式网关.使用双口RAM存储器CY7C026作为公共存储区域、ATmega128(L)单片机作为处理器模块、RTL8019AS网络控制器作为网卡模块、CC2420射频收发芯片作为无线通信模块;采用具有精简网络协议栈的Nut/OS实时操作系统作为软件平台.通过多个处理器并行处理数据方式,最终实现Internet与WSN无缝连接.实验表明,系统能够稳定运行,并有效地提高传输带宽.     

Parallel scheduling strategy of web-based spatial computing tasks in multi-core environment

In order to improve the concurrent access performance of the web-based spatial computing system in cluster,a parallel scheduling strategy based on the multi-core environment is proposed,which includes two levels of parallel processing mechanisms.One is that it can evenly allocate tasks to each server node in the cluster and the other is that it can implement the load balancing inside a server node.Based on the strategy,a new web-based spatial computing model is designed in this paper,in which,a task response ratio calculation method,a request queue buffer mechanism and a thread scheduling strategy are focused on.Experimental results show that the new model can fully use the multi-core computing advantage of each server node in the concurrent access environment and improve the average hits per second,average I/O Hits,CPU utilization and throughput.Using speed-up ratio to analyze the traditional model and the new one,the result shows that the new model has the best performance.The performance of the multi-core server nodes in the cluster is optimized; the resource utilization and the parallel processing capabilities are enhanced.The more CPU cores you have,the higher parallel processing capabilities will be obtained.