基于可重用IP的SOC设计方法学的研究

介绍了当前国际集成电路领域在进行百万门以上的芯片设计时广泛采用的基于IP核的SOC设计方法．在研究可重用IP核及其在SOC设计中应用的基础上，给出了一种SOC设计的具体流程．研究认为，要满足设计进度和设计成功率，在进行SOC设计时，遵从规范、应用科学的设计方法是成功的前提．文后对SOC设计发展趋势作了较为详细的分析．     

SOC测试调度控制器设计

在对SOC测试时,SOC测试结构的核心部分是测试访问机制(TAM)和测试调度控制器.文中设计了一种新颖的基于测试总线的SOC测试调度控制器.用户通过上位机给控制器发出指令,使IP核处于不同的测试模式,提高了测试的灵活性.控制器可以通过对测试总线的配置实现多个IP核的并行测试,大大缩短测试时间.实验结果表明,该方案设计合理,可以高效地完成IP核的测试任务.     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展，IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究，提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析，证明这种IP核测试方案能大大降低系统层测试难度，加快系统层设计速度，并能显著提高测试激励效率和可观电路结构测试覆盖率．     

一种基于状态机的总线桥设计

随着半导体工艺技术的飞速发展,系统芯片SOC正逐渐成为集成电路设计中的主流发展趋势,基于IP重用的设计方法是提高SOC设计效率的有效途径。SOC设计通常采用层次化片上总线的体系结构,不同的IP集成在不同类型的总线上。为了实现SOC中集成在不同总线上的IP之间进行有效通信,可以采用设计总线桥的方法。文章提出了一种基于状态机的总线桥设计方法,设计结果通过了RTL功能验证。     

SOC及IP复用技术探讨

随着集成电路按照摩尔定律的发展,芯片设计已经进入了系统级芯片（SOC）阶段,在这里介绍了SOC的概念,尤其介绍关键技术IP核的复用。     

Wrapper扫描链均衡与系统芯片测试调度的联合优化算法

提出用于均衡Wrapper扫描链的交换优化算法以及用于测试调度的局部最优算法,这两种算法依据测试总线空闲率（IBPTB）指标,可从IP层和系统顶层对系统芯片（SOC）测试时间实现联合优化,进而使SOC的测试时间大大降低.为了验证两种算法及其联合优化性能的有效性和可靠性,对基于ITC’02国际SOC基准电路进行了相关的验证试验.针对p93791基准电路中core6 IP核,交换优化算法能得到比经典BFD（best fit decreasing)算法更均衡的Wrapper扫描链,在最佳情况下最长Wrapper扫描链长度减少2.6%;针对d695基准电路,局部最优算法根据IP核的IBPTB指标,可使相应SOC的测试时间在最优时比经典整数线性规划(ILP)算法减少12.7%.     

一种I2C主控器IP核的设计与FPGA实现

介绍了一种I^2C主控器件IP核的系统结构确定、模块划分、系统仿真方法及综合过程，在Xillnx公司的SpartanⅡ FPGA上实现了设计，并使用软逻辑分析仪观测I^2C核工作的过程，最后与微处理器核协同进行板级测试，证明所得到的用Verilog HDL语言编写的IP核能够用于SOC（系统芯片）的构建。     

一种16位CPUIP核的功能验证方法

分析了IP核设计过程中功能验证的重要性,研究了CIU96B IP核设计,在此基础上提出了一个相应的验证平台设计,仿真显示该验证平台结构的实现了对该IP核的验证,有效地促进了该IP核的设计.     

带I2C接口的时钟IP核设计与优化

采用FPGA可编程逻辑器件和硬件描述语言Verilog实现了时钟IP核数据传输、调时和闹铃等功能设计.在此基础上,分析和讨论IP核功能仿真和优化的方法,并通过Modelsim仿真工具和Design Compile逻辑综合优化工具对设计进行仿真、综合和优化,证明了设计的可行性.     

SOC中WLAN接口与并行存储系统设计

随着科技的发展,半导体集成电路也朝着深亚微米,超大规模的片上系统(SOC,systemonchip)级芯片发展。本文给出了一种新的设计,将SOC中无线局域网接口与并行存储系统做成一个单一的IP核,它可以集成在SOC的内部,也可以做成一个独立的适配器,通过PCI插槽外挂在PCI总线上,与内部处理器进行通信。对系统级芯片中无线网卡的接口及并行存储系统的设计进行了深入分析,给出了详尽的解决方案。     

无线传感器网络地址重构硅知识产权核

在基于Zigbee协议的无线传感器网络中采用少数字节固定表示节点地址，由于地址不够分配，就会出现地址缺乏．为实现无线传感器网络节点中地址的灵活调整，适应片上系统集成化的需求，解决无线传感器网络中地址不够分配的问题，提出了无线传感器网络地址重构硅知识产权（IP）核．描述了无线传感器网络地址重构IP核的数学求解模型．应用模块化分割技术采用硬件描述语言，在电子设计自动化（EDA）中综合实现了地址重构IP核．仿真结果表明，所完成的地址重构IP核可以满足无线传感器网络节点地址的灵活预置调整．为无线传感器网络节点单芯片系统的地址重构集成化提供了意义．     

集成电路设计产业产品创新趋势研究——国际片上系统（SOC）IP核发展现状及对策分析

基于国际集成电路设计产业的分析，系统阐述了国际SOCIP核的发展状况，指出SOC设计将是集成电路设计企业技术创新的发展方向。提出了一些国际SOCIP核发展的对策，包括口核标准化、SOC技术平台开发及加强与Foundry的合作。     

MCS-51中串行口IP的设计

该文介绍了一种串口的内部结构及其模块化实现，并结合具体工作方式给出了仿真结果，在文章的最后讨论了可综合的编程风格和在设计中遇到的问题及其解决方法．该文设计的串口IP已经结合其它IP做成了一个SOC系统，并成功地通过了FPGA的测试．     

基于SOPC数据采集系统的研究

SOPC是一种灵活、高效的片上系统设计方案,最早是由A ltera公司提出的.它的实质是SOC(Sys-tem on Chip)设计技术,与其他SOC设计技术相比,它的特点在于可编程性,也即它利用FPGA或CPLD器件的可编程性来进行SOC设计.SOPC设计的成功要求采用IP复用,以快速完成设计,得到价格低廉的硅     

基于DSP的新型以太网控制器的应用

为降嵌入式以太网成本、提高效益,采用DSP（Digital Signal Processor）芯片和网卡接口控制芯片ENC28J60设计以太网控制器。研究了采用标准SPI（Serial Peripheral Interface）串行接口的新型独立以太网控制器ENC28J60的特点,以及与外部接口的硬件电路设计,分析了嵌入式TCP／IP协议的选取原则,DSP芯片对网卡接口控制芯片的控制过程和TCP／IP协议处理数据包的流程。该系统可以将数据按网络协议处理,实现数据的以太网传输。     

基于AXI总线串行RapidIO端点控制器的FPGA实现

针对现代高性能嵌入式系统高速串行RapidIO (SRIO)信号接入的应用需求, 提出一种基于AXI总线的SRIO端点控制器IP核设计方案。以XC5VLX220-FF1760现场可编程门阵列芯片为目标器件, 利用硬件设计实现SRIO接口电路。该方案采用合理的硬件结构, 能够提高信息采集和输出的时效性。此外, AXI总线能够使SRIO端点控制器IP核更方便地集成到SoC芯片中, 可以在片内提供更高的数据传输带宽。利用SRIO协议实现的FPGA内置多DSP IP核, 读写操作速率能稳定地达到每通道3.125 Gb/s, 表明所提出的IP具有高性能。     

基于TCP/IP协议与Ethernet的单片机网络通信系统的硬件实现

介绍单片机加载TCP/IP协议栈通过Ethernet接口芯片在网络通信中的数据传输技术.将TCP/IP协议相关函数嵌入单片机中,控制硬件协议栈W3100A与Ethernet接口芯片RTL8201Bl协调工作,实现了单片机在局域网内和通过局域网在因特网上的数据传输.