改进的RLC互连线延时估算方法

为了提高超大规模集成电路中全局互连线延时估算的精度,提出了一种基于RLC模型延时估算的方法.该方法将互连系统中的延时分为2部分: 电磁波传输延时和波形上升沿延时,并分别进行估算.计算出电磁波传输延时,并消除其对原传输函数的影响得到一个新的传输函数.利用一种稳定的二阶RLC模型对新传输函数进行逼近,估算出波形上升沿延时.实验结果表明: 该方法在后者远大于前者的时候,其估算结果至少能保证和传统方法有相同的精度.而在两者大小相当的情况下,该方法能够较大地提高对延时估算的精度.     

驱动器等效电路模型中电阻及电容的计算

为了找到一种计算驱动器的戴维南等效电路模型中电阻和电容值的方法,在负载电容分别取最小和最大值时,从驱动器输出仿真曲线上选择2个不同的输出电压,根据其对应的门负载延迟解出输出电阻和电容。计算结果表明,当输出电压从终值电压的30％、40％和50％中选择任意2个参考电压时,算出的输出电阻和电容值绘制的驱动器输出曲线较逼近Spice仿真曲线。     

基于通用开关盒的FPGA互连结构低功耗设计

为了降低FPGA互连结构的功耗,针对目前FPGA普遍采用的通用互连结构,提出了快速结构评估框架—FDPAef,建立了功耗延时积的逐级优化步骤.在新型的通用开关盒互连结构（GSB）基础上,使用该评估框架对各种结构参数进行评估和优化,得到一种低功耗的GSB结构.经过MCNC基准电路测试实验表明,相比传统的CB/SB互连结构,优化得到的GSB结构能够使FPGA功耗延时积下降9.9%,面积下降10.7%.     

一种有效的性能驱动布图算法

提出了一种有效的性能驱动布局和布线算法。算法自始至终考虑互连线延时对芯片时间性能的影响，以优化芯片时间性能为主要布图目标，并兼顾布线均匀和连线总长最短。算法利用选定的单元、互连线延时计算模型以及关键路径识别算法对整个芯片进行动态的延时分析，并由此得出线网（亦称互连线）权重信息以指导迭代改善布局和布线，达到优化芯片时间性能的目的。运行实例表明本算法是正确、有效的。     

大规模集成电路多层布线结构对信号延时的影响

通过集成电路各器件间的布线传递信号的过程，是将信号电荷向布线间形成的寄生电容充放电的过程。本文研究了集成电路多层连线的寄生电容模型、互连线RC树模型的延时估算等电路模拟技术，同时提出了今后该领域的研究方向。     

斜阶跃信号激励下耦合RLC互连线时延估计

考虑实际电路中激励信号不理想对耦合互连线时延分析的影响，建立了斜阶跃信号激励下的互连线时延模型，提出了一种基于耦合RLC互连线的时延分析方法。该方法对已有的解耦算法进行了改进，将斜阶跃信号激励下的耦合互连线模型在线元分析阶段进行解耦，并结合二阶矩模型及改进的一阶模型对互连线的传递函数进行化简，进而给出耦合互连线的时延估计表达式。实验结果表明，互连线时延估计方法可以对耦合RLC互连线模型的时延进行有效评估。     

分组的端到端延时上限

研究了分组交换网络中分组的端到端延时上限。证明了在节点处理速率恒定的情况下，一个流的最大分组在除首节点外的任意节点都不会遭遇队列延时，根据此结论得到了该流任意分组的端到端延时上限。将该结果推广到实际网络中，得到了当多个流共享同一条传输路径时任意流任意分组的端到端延时上限。模拟实验结果验证了理论推导公式的正确性。     

广度优先搜索算法在交叉立方体中的应用

给出了互连网络上的广度优先搜索算法，将其应用到交叉立方体上可以得到交叉立方体的广度优先生成树。连通图的广度优先生成树的树高不会超过该图其他同根生成树的高度。利用这一性质，通过分析交叉立方体的广度优先生成树的特征，给出了n维交叉立方体CQ的直径为[(n 1)／2]的另外一种证明方法；该算法可以用来求解单源节点最短路径问题。并为讨论新的互连网络拓扑结构的直径和故障直径问题以及单源广播算法提供了一条新的思路。     

一种基于多叶节点生成树的低延时数据融合调度算法

无线传感器网络是物联网信息采集的基础载体。数据融合技术在节省无线传感器网络资源的同时会引起较大的延时。在实时应用场景下,研究最小延时数据融合调度问题就非常关键。首先给出了最小延时数据融合调度问题的形式化描述,依据多叶节点融合树有利于增加同时传输的节点数量的思想,提出了一种基于多叶节点生成树的低延时数据融合调度算法(LDAS),该算法包括多叶节点数据融合树的构建阶段和融合调度阶段。最后通过仿真和对比证明了方案的有效性。     

应用红外无线技术的动态数据互连

为了设计新型双通道互连器件，应用红外无线传输技术和光互连理论建立了一种动态互连模型，给出了动态光场和静态场在轴向距离d、角度偏差θ和离轴偏差L情况下的计算公式．依据动态互连模型设计了一种双通道互连器件，并测试了互连器件的传输速率．实验结果表明：利用动态互连模型设计的器件能够使传输信号通过旋转面，双通道互连器件最高数据传输速率可达到2．14Mb／s．     

面向互连的综合策略

VDSM（超深亚微米）设计中互连线延迟已在电路延迟中起到决定性作用。在前期设计阶段考虑互连延迟问题已是当前研究的重要课题。建立以互连为中心的综合方法是当前的一个棘手问题，尚未有成熟的方法。提出一种面向互连延迟的综合策略，将前期设计定时规划，前期设计的线网规划和布局规划方法相融合，并在不同阶段给出了不同精度和复杂度的定时分析模型。另还给出了一个设计实例对综合策略予以了说明。     

基于等分节点法的时延驱动布局算法

提出了一个新的基于等分节点法的时延驱动布局算法．该算法基于对电路时延图的拓扑结构分析,将优化关键路径时延的问题转换成优化关键路径上单元位置的问题,通过建立优化位置单元的队列链表,采用一种新的等分节点法有效地寻找路径上单元的目标位置,从而优化路径上的线网长度,最终达到优化最长路径时延的目的．另外,启发式迭代优化方法很好地统一了以线长优化和路径时延优化为目标的布局算法．对MCNC标准单元测试电路中组合和时序电路的实验结果显示,电路经过时延驱动优化布局后的最大路径时延最多减少了31%．     

Crosstalk model and estimation formula for VLSI interconnect wires

We develop an interconnect crosstalk estimation model on the assumption of linearity for CMOS device. First, we analyze the terminal response of RC model on the worst condition from the S field to the time domain. The exact 3 order coefficients in S field are obtained due to the interconnect tree model. Based on this, a crosstalk peak estimation formula is presented. Unlike other crosstalk equations in the literature, this formula is only used coupled capacitance and grand capacitance as parameter. Experimental results show that, compared with the SPICE results, the estimation formulae are simple and accurate. So the model is expected to be used in such fields as layout-driven logic and high level synthesis, performance-driven floorplanning and interconnect planning.     

互连线负载的有效电容计算模型

在大量仿真数据以及当前集成电路设计工艺的基础上,提出了一种简单互连线负载的有效电容计算模型.该模型基于精确的互连线π模型,考虑了互连线电阻对负载互连线的屏蔽作用,并能与目前常用的器件时延公式兼容.实验结果表明,该模型与电路模拟软件SPICE仿真结果相比较误差小于1.2%.     

FIDER： A Force-Balance-Based Interconnect Delay Driven Re-Synthesis Algorithm for Data-Path Optimization After Floorplan

As the feature size of integrated circuits is reduced to the deep sub-micron level or the nanometer level, the interconnect delay is becoming more and more important in determining the total delay of a circuit. Re-synthesis after floorplan is expected to be very helpful for reducing the interconnect delay of a circuit. In this paper, a force-balance-based re-synthesis algorithm for interconnect delay optimization after floorplan is proposed. The algorithm optimizes the interconnect delay by changing the operation scheduling and the functional unit allocation and binding. With this method the number and positions of all functional units are not changed, but some operations are allocated or bound to different units. Preliminary experimental results show that the interconnect wire delays are reduced efficiently without destroying the floorplan performance.     

基于深亚微米工艺长互连线延迟优化的设计方法研究

随着SoC方法学的使用,集成电路越来越复杂,设计规模越来越大,连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法,即优化关键单元的布局,并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距,指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28nm工艺下,在间距200μm~250μm时插入8倍驱动(×8)规格的反相器(缓冲器)时效果最好.其次,将互连线上的缓冲器换成反相器,互连延迟能降低10%.第三,使用更宽的走线能使长互连线延时再降低20~30ps.     

Effect of dummy vias on interconnect temperature variation

The number of the dummy via can significantly affect the interconnect average temperature.This paper explores the modeling of the interconnect average temperature in the presence of multiple dummy vias.The proposed model incorporates the multi-via effect into the effective thermal conductivity of the interlayer dielectric (ILD) to obtain accurate results.Using different ILDs,the multi-via effect is analyzed and discussed.Also,the extended applications of the multi-via effect are presented in this paper to obtain the minimum interconnect average temperature increase with a given via separation or number.This study suggests that the multi-via effect should be accounted for in integrated circuits design to optimize the performance and design accuracy of integrated circuits.     

城市公交车辆互联自适应模型研究与实现

以城市公交车辆运行为研究对象,分析当前公交车辆的实际运行情况,利用移动自组织网络相关知识,提出一种自适应的公交车辆运行模型,最后利用相关网络仿真软件对系统模型进行仿真.仿真实验表明,利用自适应后的公交车辆仿真系统能够提高公交车辆的运行效率,此对城市公交车辆的实际运行具有重要的参考意义.     

BOXCAR平均器自动测试系统

通过标准接口实现SR250 BOXCAR平均器与APPLE-Ⅱ和IBM PC/XT等微型机的联机通讯,构成自动测试系统。本文介绍该系统的硬件软件设计以及实现自动测试功能的基本原理和方法。