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共有20条相似文献,以下是第1-20项 搜索用时 609 毫秒

1.  超前进位加法器优化设计的结构参数约束  
   周大鹏  龙岸文  徐国荣  王礼平《中南民族大学学报(自然科学版)》,2006年第25卷第1期
   在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nfanin(max)、扇出Nfanout(max)的约束公式.公式给出了超前进位加法器结构参数(ljm、Mj)在优化设计中的约束,为超前进位加法器的优化设计规则奠定了基础.    

2.  一种快速超前进位加法器的优化设计  
   王云贵《科学技术与工程》,2010年第10卷第33期
   加法器是处理器的一个基本功能部件,随着处理器频率的不断提高, 对加法器的也提出了更高的要求.超前进位(CLA)是最快的加法器之一。本文提出了一种新的改善超前进位加法器性能的方法,用DC对4种CLA进行了综合,结果表明与目前已有的CLA相比,本文提出的CLA速度更快,面积更小,并给出了统计数据。    

3.  并行加法器的研究与设计  被引次数:1
   安印龙  许琪  杨银堂《晋中学院学报》,2003年第20卷第4期
   首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。    

4.  并行加法器的研究与设计  被引次数:4
   安印龙 许琪 杨银堂《晋中师范高等专科学校学报》,2003年第20卷第4期
   首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位加法器。    

5.  超前进位加法器基本单元电路及其组合方案的优化设计  被引次数:3
   王礼平  王观凤《中南民族大学学报(自然科学版)》,2004年第23卷第2期
   从体现资源(面积)、速度、功耗的各个方面分析了超前进位加法器进位传输函数的2种定义和基本单元电路及其3种组合方案.完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法.为超前进位加法器的结构设计优化奠定了基础.    

6.  多位快速加法器的设计  
   詹文法  马俊  谢莹  黄玉《合肥工业大学学报(自然科学版)》,2005年第28卷第10期
   加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。    

7.  二进制有符号码与补码的快速转换电路研究  
   罗丰  吴顺君《西安交通大学学报》,2002年第36卷第6期
   通过对二进制有符号码的基础进行编码,推导出二进制有符号码转换成二进制补码的过程实质上就是完成一次快速二进制补码的加法运算。提出了一种超前进位选择(CLSA)的混合加法器并行结构,能够快速地将二进制有符号码转换成二进制补码。该方法将运算延迟时间从串行转换的O(n)降低到O(1bn),为利用有符号码进行快速算术运算单元和高性能数字信号处理器的设计提供了可能。    

8.  Radix-16 Booth流水线乘法器的设计  被引次数:5
   梁峰  邵志标  梁晋《西安交通大学学报》,2006年第40卷第10期
   设计了一种新颖的32×32位高速流水线乘法器结构.该结构所采用的新型Radix-16 Booth算法吸取了冗余Booth编码与改进Booth编码的优点,能简单、快速地产生复杂倍数.设计完成的乘法器只产生9个部分积,有效降低了部分积压缩阵列的规模与延时.通过对5级流水线关键路径中压缩阵列和64位超前进位(CLA)加法器的优化设计,减少了乘法器的延时和面积.经现场可编程逻辑器件仿真验证表明,与采用Radix-8 Booth算法的乘法器相比,该乘法器速度提高了11%,硬件资源减少了3%.    

9.  高性能64位并行前缀加法器全定制设计  
   王仁平  何明华  魏榕山  陈传东  戴惠明《福州大学学报(自然科学版)》,2011年第39卷第6期
   基于64位基4的Kogge-Stone树算法原理,采用多米诺动态逻辑、时钟延迟多米诺和传输管逻辑等技术来设计和优化并行前缀加法器的结构,达到减少了加法器各级门的延迟时间目的.为实现版图面积小、性能好,采用启发式欧拉路径算法来确定块进位产生信号电路结构,采用多输出多米诺逻辑来优化块进位传播信号,采用6管传输管逻辑的半加器.该加法器全定制设计采用SMIC 0.18μm 1P4M CMOS工艺,版图面积为0.137 9mm2,在最坏情况下完成一次64位加法运算的时间为532.26 ps.    

10.  快速静态进位跳跃加法器  
   崔晓平  王成华《南京理工大学学报(自然科学版)》,2007年第31卷第1期
   该文提出了一种以两位加法器模块构成的静态进位跳跃加法器,通过对加法器尺寸的优化方块分配、方块之间的互补进位产生以及方块内部的多级超前进位逻辑3种方法获得快速静态进位跳跃加法器.当第一个方块的进位信号产生以后,其它每个方块从进位输入到进位输出仅需一个复合门的延时.已用PSPICE仿真工具对其进行了功能验证和仿真.通过门级延时分析和仿真结果比较,所提出的进位跳跃加法器的速度具有超前进位加法器的速度优势.    

11.  对加法器CCS进位链的改进  
   吴珂  甘学温  赵宝瑛《北京大学学报(自然科学版)》,2006年第42卷第3期
   介绍了一种对加法器CCS进位链的改进电路,并与没有进行改进的传统的CCS进位链电路进行比较.对这两种电路结构在同样的条件下用SPICE模拟.从实验结果中可以看到,4-bit的加法器单元的进位传输延迟时间缩短了34.39%,并且第4位和的传输延迟时间缩短了33.95%.    

12.  16位超前进位加法器的设计  被引次数:4
   谢莹  陈琳《合肥工业大学学报(自然科学版)》,2004年第27卷第4期
   电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。    

13.  进位直达并行三值光计算机加法器原理  被引次数:3
   金翊  何华灿  艾丽蓉《中国科学(E辑)》,2004年第34卷第8期
   目前液晶单元从不透光状态变成透光状态需要时间50~100 ms, 本文中推证出: 光通过液晶器件的时间约为1.14×10−5 ms, 利用这两个时间的巨大差异, 提出了用液晶构成“进位直达”通道来克服进位串行延时的原理, 在进位直达通道中各个进位链的进位直达过程自动并行. 据此完善了用液晶构造三值光计算机加法器的理论, 并设计了这个加法器的理论光路. 同时给出了一个实现进位直达并行器件的方案. 进位直达并行原理以物理方式解决了三值光计算机加法器的进位延时难题. 也为其他种类的光计算机加法器研究提示了新思路.    

14.  专用进位链优化设计  
   龙飞  刘桥《贵州大学学报(自然科学版)》,2007年第24卷第4期
   作者提出了一种适合FPGA高效运算的专用进位链结构。基于应用范围方面的考虑,作者先对典型的行波进位做了一定的改进,目的是增强逻辑模块的功能实现能力和提高运算速度。提出进位链设计的策略,设计一种基于高效加法器像选择进位、超前进位的进位新结构。结果表明这种优化提高了芯片的运算速度,同时比现有的结构要快2倍左右。    

15.  一种新的模2~n+1加法算法及其电路实现  
   谢元斌《科技信息》,2012年第21期
   为了提高制约余数系统运算速度的模2n+1加法器的性能,提出一种新的基于自然二进制数系统的模2n+1加法方法,采用简化的进位保留技术、并行超前思想以及条件和选择方法设计实现了快速模2n+1加法器。与传统的基于减一数系统的模2n+1加法器相比,该电路结构可以节省自然二进制数系统和减一数系统转换电路的开销。用SMIC0.13μm工艺实现的32位模2n+1加法器,其节省的面积开销可达传统电路的32.2%,节省的功耗开销可达12.6%,同时速度可以提升39.4%。    

16.  32×32高性能乘法器的全定制设计  
   王仁平  何明华  魏榕山  陈群超《福州大学学报(自然科学版)》,2012年第40卷第5期
   编写Verilog程序对32×32高性能乘法器的结构算法进行验证.为提高乘法器的性能,采用CSA和4-2压缩器相结合的改进Wallace树结构进行部分积压缩;采用速度快、面积小的传输门逻辑设计Booth2编码电路和压缩电路;运用欧拉路径法设计优化部分积产生电路;采用基4 Kogge-Stone树算法基于启发式欧拉路径法设计优化64位超前进位加法器.该乘法器全定制设计采用SMIC0.18μm 1P4M CMOS工艺,版图面积0.179 41mm2,在大量测试码中最坏情况完成一次乘法运算时间为3.252 ns.    

17.  基于LabVIEW的串行进位加法器演示课件设计  
   徐昆良《科技信息》,2012年第36期
   计算机组成原理课程中,加法器是讲解ALU部分的重点,理解加法器的工作原理对学生理解CPU加、减、乘、除运算非常关键,而学生往往对该部分内容一知半解,本文根据平时教学的实际情况,设计了一个串行进位加法器演示课件,以帮助学生理解ALU的工作原理。    

18.  一类超前有奖延迟受罚的成组加工排序问题  
   王迅娣  柏庆国  朱洪利《河北科技师范学院学报》,2009年第23卷第4期
   研究了考虑单机成组加工排序问题,目标函数为超前有奖延迟受罚的问题。对于该问题的3种特殊情形,均给出了最优算法并分析了其时间复杂度。    

19.  基于多值逻辑的8位条件和加法器  
   吴海霞  屈晓楠  赵显利  仲顺安  夏乾斌《北京理工大学学报》,2012年第32卷第6期
   针对改善算术VLSI系统的性能,提出了一种基于四值逻辑的加法器设计.采用源极耦合动态多值电流模电路,利用条件和算法,设计实现了基于四值逻辑的8-bit加法器.利用HSPICE软件,在0.18μm CMOS工艺下,电源电压为1.8V,时钟频率为100MHz的条件下,进行了仿真.仿真结果表明,所设计的加法器平均功耗为2.8mW,高位和的平均延迟为0.689ns,高位进位的平均延时是0.452ns,所用晶体管数是636.    

20.  Radix-8复数除法器的设计与实现  
   王东  郑南宁《西安交通大学学报》,2009年第43卷第10期
   设计了一种高性能、低功耗的Radix-8时序复数除法器.该复数除法器采用了逐位递归算法和操作数预变换技术,并在传统结构的基础上,选用冗余形式保留预校正变量,节省了超长进位加法器的使用,缩短了关键路径的延时.设计还通过实部和虚部商位的合并以及基于6输入查找表结构的硬件优化,提高了乘加逻辑单元的资源利用率.Stratix-Ⅱ型现场可编程逻辑器件仿真验证表明,与使用超长进位加法器的传统结构相比,所设计的复数除法器的速度提高了44%,硬件资源减少了31%.    

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