支持动态重构的制造系统逻辑控制器设计方法

支持动态重构的制造系统可通过组元升级、组态调整形成新的生产能力和功能,针对制造系统混流生产、快速重构的特点,其逻辑控制器也必须适应这一要求.提出了一种基于可重构Petri网的制造系统逻辑控制器设计方法.首先,根据制造系统的加工控制需求建立逻辑控制器形式化模型;其次,根据系统重构方式给出网重写规则;最后,逻辑控制器根据重写规则动态重构自身结构以适应新的生产需求.制造系统的变化通过重写规则可快速、自动重构成新的系统逻辑控制器并且其行为特性是可判定的.实际应用证明了该逻辑控制器设计方法的有效性和正确性.     

实时系统中基于DVS与Cache划分技术的节能研究

DVS(动态电压调度)和cache划分是用来节约嵌入式系统能耗的技术.两种技术的结合会具有更好的节能效果,而且有cache划分的其他优点,关键问题是如何为每个任务确定执行时的电压和cache大小来使系统能耗最小.在实时嵌入式系统中针对这一问题,提出了一个多项式时间复杂度算法.实验对比了多组测试集在不同算法下的能耗,结果表明,本算法在满足实时性约束条件下有效地降低系统能耗.     

一种新型动态可重构的正则表达式匹配引擎设计

针对大规模数据处理和动态更新规则的网络计算需求,本文提出了一种新型动态可重构的正则表达式匹配(DRR)算法.算法采用参数化一致性表达方法,提高了正则表达式的动态匹配能力;采用专用电路与可重构电路的混合计算框架,设计了正则表达式匹配的并行计算加速引擎.在软硬件协同工作模式下,新型动态可重构的匹配加速引擎不仅可以最大化利用FPGA电路的可编程特性实现表达式匹配规则的动态更新,提高匹配的预处理速度,设计的专用ASIC并行匹配电路更大幅提高了正则表达式的匹配计算速度.本文采用TSMC 28nm CMOS工艺完成芯片的设计和流片,实验结果表明:本文设计实现的动态可重构的匹配加速引擎可以有效地适用于大多数应用场景下的正则表达式匹配,匹配计算的吞吐率达到280Gb/s,相比于同类型基于FPGA的匹配计算引擎实现了5倍以上的匹配速度提升.     

基于WDC结构的低静态功耗Cache设计

基于片上cache占处理器芯片功耗的比重越来越大,提出了一种新的路衰减cache(Way-Decay Cache,WDC)结构．该结构通过门控Gnd技术来动态地关闭或开启部分cache路,使得cache结构可以在低功耗配置和正常配置之间切换,从而达到降低静态功耗的目的．与现有的低功耗cache结构相比,附加的逻辑少,实现简单,具有硬件的可实现性．试验结果表明,该结构可以降低cache的功耗,同时对cache整体的性能影响很小．     

Java虚拟机中的动态锁cache优化

Java虚拟机在运行过程中使用即时编译器编译Java程序的热点方法,然后直接执行热点方法的本地代码.锁cache机制允许Java虚拟机将编译方法的本地代码锁在cache中,以提高编译执行时的指令cache命中率.通过分析Java虚拟机中编译方法的调用规律,得到编译方法的活跃时间段、平均大小和内存分布情况.基于编译方法的调用规律,给出Java虚拟机中的动态锁cache优化方法.在Java热点方法的活跃期将其本地代码段锁在cache中,以减少cache失效.最后,在龙芯3A的HotSpot虚拟机上实现了动态锁cache优化方法.实验结果表明,Java虚拟机中的动态锁cache优化方法能够使SPECjvm2008运行时的cache失效次数平均降低8.5%,性能平均提升4%.     

基于改进非支配排序遗传算法的配电网动态重构

针对分布式电源大规模接入配电网情况下配电网的动态重构问题,提出一种基于改进非支配排序遗传算法(non-dominated sorting genetic algorithms Ⅱ,NSGA-Ⅱ)的配电网动态重构策略.首先,以系统运行成本和电压偏移最小为目标建立配电网动态重构模型.其次,结合参数自适应策略和基于可行解优越性的约束处理技术提出NSGA-Ⅱ改进算法对模型进行求解.再次,用超体积(hypervolume)指标选择最佳的帕累托解集,并通过模糊决策技术从帕累托解集中选择最佳方案.最后,以IEEE 33节点系统为例进行仿真.结果 表明:该模型可以在降低系统运行成本的同时提高系统电能质量.     

支持动态部分重构特性的异构多核体系结构

嵌入式应用固有的多样性、多变性等特点,及其对系统计算性能的苛刻要求,使嵌入式系统结构面临着严峻的挑战.通过在软硬件协同流程、底层通信接口、并行编程模型及运行环境等方面提供对动态部分重构特性的支持,将动态部分重构技术引入面向服务的异构多核(SOMP)系统,从而在不损失系统计算性能的前提下,有效地提高系统的灵活性,使系统满足更多嵌入式应用的要求.SOMP原型系统已在基于Xilinx Virtex-5FPGA芯片的开发板上实现.此外,支持动态部分重构特性的SOMP体系结构的正确性及其带来的灵活性优势通过实验得以验证.     

基于FPGA的动态部分可重构高性能计算实现

针对大规模集群系统中的加速计算阵列或工作组内加速计算节点资源共享模式,提出了一个通用处理节点通过网络互联动态部分可重构计算节点的高性能计算体系架构,设计实现了一种基于FPGA的动态部分可重构计算节点,该动态部分可重构计算节点具备动态部分重构能力,可以根据应用需求动态加载不同的计算功能单元.基于Avnet的Virtex-4开发板,实现了基本硬件结构和动态部分可重构计算节点硬件原型,在此基础上生成全局配置数据文件及计算功能单元对应的部分配置数据文件,实现了动态部分可重构计算节点上的软件系统及远程访问接口库.实验结果表明,该设计以较小的资源实现了较多的功能,动态部分可重构计算节点可以很好的完成计算任务,并能有效地提高系统性能.     

采用代数建模方法的自适应观测器设计

针对伴有未知输入的一类线性时不变系统,当观测器匹配条件不满足时,研究了自适应观测器的设计问题。通过将未知输入划分为匹配未知输入和不匹配未知输入两部分,并假设不匹配未知输入可以表述为一个动态系统,从而可得一个满足匹配条件的增广系统;对于该增广系统讨论了自适应观测器的存在条件,给出了自适应观测器的设计方法,这种自适应观测器不仅可以观测原系统的状态,还可以重构、匹配未知输入。将该设计方法应用于一类机器人系统,虽然系统未知输入初值和观测器重构的未知输入初值相差很大,但是观测器重构的未知输入值能够很快地跟踪上系统实际的未知输入值;虽然这是一种有界误差跟踪,但是误差可以控制在很小的范围内,并不影响实际应用。仿真结果表明,所提方法是有效的。     

基于修正网重写系统的制造系统动态重构

智能制造模式要求制造系统能够快速动态重构以及时响应多品种、小批量产品的客户化、个性化定制的需求。本文从生产制造流程出发,针对不同输入输出函数下非托肯守恒复杂制造系统一般PN模型,在网重写系统的基础上提出修正网重写系统。修正网重写系统依据产品制造流程聚类对规则类库中重构单元子类进行系统的模块化封装,并制定相应的重构区域边界耦合约束与内部结构使能规则。构建的修正网重写系统重构单元类库具有行为特性继承的特点,保证局部区域重构后制造系统的活性、有界性及可逆性,根据制造系统修正网重写系统重写规则与重构步序可实现制造系统自主快速的动态重构。仿真结果与应用实例验证了修正网重写系统的可用性。