字节信息流并行CRC-32校验码电路设计与实现

CRC是一种能发现并纠正信息在存储和传输过程中连续出现的多位错误的校验编码.分析CRC码的校验原理及特点,推导相邻字节间的CRC-32校验码的计算方法,利用组合逻辑并行快速计算当前字节的32位CRC校验码,使用Verilog HDL设计编码电路,通过FPGA实现CRC-32编码及检错功能.电路不仅可以计算任意长度的字节信息流的CRC-32校验码,还可嵌入到通信传输系统中快速并行实现CRC-32的编码及检错运算,保证信息正确可靠地传输.     

32位并行数据的CRC-16编码器的FPGA实现

在数据通信中,提高数据在通信中的可靠性,以及快速的数据处理能力一直是人们所追求的,循环冗余校验CRC就是一种广泛采用的差错控制方法,也是一种最常用的信道编码方法。在介绍CRC码原理之后,以经典的LFSR电路为基础,推导出产生32位并行数据的CRC-16编码表达式,用EDA工具设计出CRC-16编码模块,并对其进行综合仿真,验证其可行性。     

ATM协议处理中CRC的并行实现

在传统的串行CRC电路的基础上推导出并行的CRC算法，并以ATM协议中的CRC产生多项式为例，在MAX PLUS Ⅱ环境中对该算法进行模拟，分析了并行CRC的性能。     

循环冗余校验在千兆以太网系统中的并行实现

介绍了一种CRC-32校验码的半字节并行计算的并行算法及实现.在分析了串行CRC校验原理的基础上,根据电路部分数据位的遗传性和复用性,提出了一种半字节并行的CRC校验的实现方案,通过使用这种并行CRC校验硬件算法有效地同步了以太网介质访问控制器的数据传输速率,同时在电路结构上比串行校验电路简单,节约了近一半的电路面积.这种半字节并行CRC校验算法在以太网系统中通过了仿真测试,证实是一种正确适用的并行实现方案.     

一种通用多通道并行CRC计算及其实现

对循环冗余校验码(CRC)现有计算方法存在的问题,提出一种有多个计算器同时计算的通用多通道并行CRC计算新方法,证明了该算法及相关定理,并用实例验证了算法正确性.研究不同参数下该算法软件计算的性能,并实现了高达26 Gbit/s硬件CRC计算.分析表明该算法可大幅度提高软硬件计算速度,通过合理选择有关参数能提高CRC计算性价比,在10 G以太网和40 G SDH等未来高速网络中有较大的应用价值.     

基于FPGA的循环冗余校验模块设计

提出了一种采用FPGA可编程芯片实现对不同长度数据的CRC并行算法的设计思想,并用VHDL语言在EPF10K10LC84-4芯片上完成了循环冗余校验模块的功能.实验结果表明该模块具有很好的通用性和灵活性.     

USB2.0中CRC码的并行算法及硬件实现

基于CRC检错原理，针对USB2．0协议规定的要求，研究了一种通用的CRC16并行算法及硬件实现。该方法适用于不同的CRC生成多项式和不同的并行度，尤其对并行度大于8位的高速系统的CRC计算。与常用的串行算法及查表法相比，该方法使电路的硬件实现比较容易，提高了电路对数据的处理能力，减小了时延，具有现实性及优越性。     

基于DS18B20模块固化的CRC校验漏检率补偿算法研究

为了提高DS18B20温度数据的可靠性,通过降低DS18B20模块自身CRC校验的漏检率,提出了一种温度采集补偿算法。该算法对DS18B20模块采集到的温度数据进行分析,排除数据队列中相对错误率较高的数据,再经滤波和迟滞处理后作为实际温度数据。结果表明,在给定的精度下,选定相应的数据队列长度及排除数据数,该算法不仅能够降低DS18B20的CRC漏检率,同时能平滑温度显示数据,有效抑制温度显示的闪烁现象。     

一种快速循环冗余校验电路的设计

本文简单介绍了循环冗余校验的基本原理．以国际标准CRC-CCITT为研究对象,从串行实现的电路结构出发,通过理论推导,得出了基于逻辑设计的高速CRC并行实现矩阵递推公式．分别设计了这两种结构的CRC-CCITT硬件实现电路,并利用ModelSim6．2软件进行了功能和时序仿真：用16bit位宽的并行CRC电路对32bit数据进行计算,经过2个时钟周期得到校验码．     

基于iSCSI协议校验算法的改进

CRC校验作为iSCSI协议中使用最频繁的一种检错机制,其算法的优劣会直接影响协议的执行效率.在分析传统CRC算法低效率的基础上,引入了一种快速并行的CRC算法,并根据iSCSI协议的特点对它进行了改进.测试结果表明,改进后的CRC算法在一定程度上减小了协议对CPU的占用率.     

并行CRC算法硬件实现研究与VHDL设计

介绍了循环冗余校验码(CRC)的生成算法,在分析讨论了几种常见CRC算法硬件实现的基础上,以VHDL给出了一种简单通用的CRC并行计算实现方法.该方法适用于各种不同的CRC生成多项式和各种不同的信息码宽度(如8位、16位、及32位等),经Altera公司的EDA开发工具软件QuartusII6.0编译、综合、优化、适配和仿真,得相关的时序仿真波形图、RTL图和占用硬件资源报告.分析各种数据报告可知设计意图得到了有效的贯彻.该设计最终还以杭州康芯公司GW48系列的SOPC/EDA实验开发系统所带的Cyclone系列中的EP1C12Q240C8芯片为硬件载体,经下载测试证实了设计的可靠性.     

An efficient method for parallel CRC automatic generation

The State Transition Equation (STE) based method to automatically generate the parallel CRC circuits for any generator polynomial or required amount of parallelism is presented. The parallel CRC circuit so generated is partially optimized before being fed to synthesis tools and works properly in our LAN transceiv-er. Compared with the cascading method, the proposed method gives better timing results and significantly re-duces the synthesis time, in particular.     

有穷自动机在CRC码生成中的应用及CRC码的布尔函数的性质

文章给出了CRC码中所含1的个数与生成多项式的关系的一个性质.在此基础上,利用CRC码对应的有穷自动机变换,使CRC码的生成可由有穷自动机很容易并自动地生成.同时探讨了CRC码的布尔函数的一些性质.     

H.324系统中CRC码递推算法及其软件实现

通过对ＣＲＣ码多项式运算特点的分析,给出了Ｈ．３２４会议电话系统中ＣＲＣ码的快速递推算法及其程序实现方法．与同类算法比较及测试结果表明该算法能够充分满足实时处理的需要     

一种新的基于CRC的文本内容认证方法

提出了一种基于CRC的文本脆弱水印算法.利用CRC差错检测方法,该算法将要保护的文本按m个文字一个级联分成若干个级联,将每个级联与密钥合成后的位串除以设定的生成多项式,再把6位的余式位串分成三组,作为水印信息嵌入到级联的最后一个文字的RGB的三个分量.提取水印时,将该级联的余式位串求出.如果与提取的水印相同,则认为此级联没有纂改,否则有纂改.该方法检测到纂改的概率为1-1/26m,并且至少能将纂改定位于级联内.     

CRC码的Simulink仿真实验

介绍了CRC码的原理，给出了基于Simulink进行循环冗余校验码的仿真实验过程，对于类似的实验具有借鉴意义。