可快速编码的多码率原模图LDPC码设计

原模图LDPC码的实际应用涉及到两个问题:快速编码和编码复杂性.与其他LDPC码相比,原模图LDPC码的结构适合快速解码,但不一定能够实现快速编码.现有的原模图LDPC码的编码是根据生成矩阵进行编码,因其生成矩阵不是稀疏的,所以存在编码复杂性问题,这给编码器的硬件实现带来较大的困难.为了降低原模图LDPC码编码复杂度,本文提出一种可快速编码的多码率原模图LDPC码的设计,提出的多码率原模图LDPC码不存在4环,无低码重码,其快速编码算法能够降低编码复杂性,使编码器的硬件易于实现.在AWGN信道仿真结果表明,提出的可快速编码的多码率LDPC码的误码率性能和纠错性能优于GB20600 LDPC码.     

移动多媒体广播系统中LDPC编码器的设计与实现

本文设计了一种符合移动多媒体广播国家标准中的信道编码解决方案,并进行了仿真,结果表明标准中的QC-LDPC码在AWGN信道中极低信噪比情况下仍具有较好的纠错性能.同时根据标准所采用LDPC码的特点,分析了QC-LDPC编码的FPGA实现方法,针对T-MMB标准中准循环编码矩阵特点,采用流水线技术和并行结构相结合的方法,使编码器在结构、存储空间和时序上得以优化,提高编码效率.实现上述基于T-MMB标准的LDPC实时硬件编码器,在实时性、资源利用率方面均达到了预期的设计要求,具有良好的应用价值.     

LDPC码硬件仿真平台的FPGA实现

低密度奇偶校验(LDPC)码的误码平底现象一直是研究的热点.软件仿真评估LDPC码的纠错能力大约能达到200kbps左右的吞吐率,需要10h才能仿真到10-7水平.基于硬件加速技术的性能仿真能够大大加快仿真速度,可以比软件仿真快10000倍以上,使误码平底的实验研究成为可能.本文采用FPGA实现了LDPC码的硬件仿真平台,整个系统的吞吐率达120Mbps,使仿真速度大大提升.给出了硬件仿真系统的整体架构以及编码器,解码器,高斯白噪声产生器等主要模块的结构和资源消耗.     

卫星高速数传系统多码率融合LDPC编码器设计

针对卫星高速数传系统的高增益、多码率、高可靠性通信编码应用需求,提出了一种低密度奇偶校验(LDPC)码组的低实现复杂度、高速的编码器设计实现方案,通过高效复用不同码率和不同扩展因子的编码硬件资源,并采用低存储和局部三模冗余设计,有效降低了多码率高速LDPC编码器的整体硬件规模并显著提升了编码速率和可靠性。现场可编程门阵列(FPGA)实现结果表明:该方法设计的融合28种码字的航天加固编码器可基于单片Xilinx XC2V3000FPGA芯片实现,最高编码速率可达3.2Gb/s;其触发器、查找表和存储器资源与已有方案相比,分别降低了24.5%、34.4%和11.1%。该编码器设计方案在当前及未来的卫星数传系统中具有较高应用价值。     

分层近似规则LDPC码的编码器设计

提出一种分层近似规则(LAR)LDPC码的构造方法及其编码器的设计方案.该方案在现有的RU算法的基础上,完全去掉了前向替换(FS)的步骤,并引入循环移位寄存器结构来处理密矩阵与向量的乘法,使其硬件复杂度从与密矩阵维数平方成正比,下降到只与其维数成正比.与RU算法相比,新方案缩短了编码器的编码延时,提高了吞吐量,还对不同码长和码率的应用具有线上重构的灵活性.仿真结果表明,分层近似规则LDPC码具有与随机构造的规则码极其相近的纠错性能,具有很高的实用参考价值.     

DVB-S2系统中LDPC编码的FPGA实现

分析了DVB-S2中LDPC码的特点,给出了一种面向FPGA的LDPC码编码实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了该编码器的设计,设计采用多个BlockRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明：该编码器的吞吐量约为49.95 Mbit/s,在占用资源较少的情况下满足了DVB-S2标准的要求。     

高效联合LDPC编码递归MSK调制

递归最小频移键控(minimum shift keying,MSK)中的差分编码器引起了调制后相邻符号间的相关性,对设计联合低密度奇偶校验(low-density parity-check,LDPC)编码递归MSK调制有较大影响。针对该问题,该文通过联合系统因子图的分析,将MSK编码部分与LDPC码采用增加最小环长及联合译码的处理,得到联合编码调制。仿真表明,在加性Gauss白噪声(AWGN)下误码率为10-5及采用LD-PC码(2560,1024)时,该联合方案比简单级联的递归MSK和LDPC码系统,性能提高约1.3 dB,实现了高效的联合编码调制。     

基于RA结构的多元LDPC码编译码的实现

多元低密度奇偶校验(low density parity check,LDPC)码因具有比二元LDPC码更好的纠错性能、更强的抗突发错误能力及能与高阶调制相结合等特点而引起广泛关注.然而,多元LDPC码的诸多优点却被其高复杂度的编译码算法所限制.基于RA结构,构造出了具有快速编码算法的校验矩阵,采用双向递归流水线算法进行编码,并利用改进的EMS算法进行译码,降低了算法的复杂度和运算量,有利于硬件的实现.在加性高斯白噪声信道下,对GF(2)和GF(4)的LDPC码进行了性能比较,同时对GF(4)LDPC码在BPSK和4QAM调制下进行了对比.仿真结果证明了设计的正确性和可行性.     

联合LDPC码和网络编码的协作通信技术

结合信道编码和网络编码的思想,提出了一种在两用户协作情况下联合LDPC(low-density parity-check)码和网络编码的协作分集方案,该方案在接收端通过基于整体H矩阵的置信传播算法实现LDPC码和网络编码的联合译码,并对该方案在瑞利慢衰落信道下的性能进行了MATLAB仿真.仿真结果表明:与编码协作和不协...     

JPEG标准中熵编码模块的硬件实现

为了研究JPEG中熵编码模块硬件实现过程,概述了JPEG标准的熵编码原理．讨论了基于FPGA的熵编码器的功能,以及按功能划分的帧组装器、预解码器、熵编码模块和码流组装器4大模块的实现．同时针对直流系数差分编码和直接编码对水声图像的影响做了比较,结果表明直接编码对压缩比影响不大．对熵编码器进行了仿真验证,结果表明了本设计的正确性．     

高码率多进制LDPC码在AWGN信道中的性能分析

为了解决多进制LDPC码原有译码算法复杂度较高,不利于硬件实现的问题,研究了多进制LDPC码的2种简化译码算法:基于快速傅里叶变换的信度传播译码算法(FFT-BP)和基于对数运算的Log-BP译码算法.同时分析了基于这2种译码算法的高码率(1/2～1)多进制LDPC码在AWGN信道中的性能优势.仿真结果表明:当多进制LDPC码采用这2种不同的译码算法时,随着码率的下降,编码增益和性能曲线与香农限的距离都会随之而增大,即多进制LDPC码适合于高码率情况下的应用.并在牺牲一定的信噪比时,Log-BP算法能够使多进制LDPC码的硬件复杂度得到较大的改善.     

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构. 该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗. 在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍. 在现场可编程门阵列(FPGA) XC4VLX25-10SF363上实现了两路并行的多码率LDPC编码器. 经实验测试表明,编码器工作稳定,处理速率高达328Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.     

基于因子图的Turbo码译码

Turbo码和LDPC码都可以实现接近Shannon理论极限的性能，Turbo码由于成员RSC码所固有的移位寄存器特性使得其编码较为容易实现，而对于接近Shannon容量的LDPC码，则需要大量的矩阵乘法运算才能完成信息的编码，电路实现较为复杂，另一方面，采用和积算法的LDPC码的译码过程则比采用BCJR算法（及其简化形式）的Turbo译码更加容易实现，且计算复杂度更低，将Turbo编码与LDPC码的译码相结合，对Turbo采用基于其因子图表示的和积译码算法进行译码，可以在很大程度上降低Turbo码的译码复杂度，并对交织器的设计及成员码的选择有一定的指导作用，仿真结果证明了该方案的有效性。     

一种改进的QC-LDPC码及其编码器FPGA实现

为了提高低密度准循环奇偶校验码（quasi-cyclic low density parity check codes,QC-LDPC）的编码码率灵活性和降低该码的实现复杂度,提出了一种改进的 QC-LDPC 码构造方法,并通过构造校验矩阵设计出了几种高码率码型,仿真结果表明该码在中、长帧长时性能优于相近参数的传统 QC-LDPC 码;针对该码型设计了一种基于随机存取存储器（random-access memory,RAM）的编码器硬件架构,通过存储地址指针实现对校验矩阵的存储,使得编码器能灵活地实现变码率和变帧长编码。采用 verilog 硬件描述语言在 Spartan-3 XC3S1500芯片上实现了编码器。综合结果显示：新的硬件编码架构较基于移位寄存器的传统 QC-LDPC 码的编码器硬件架构,在编码延时保持相同而硬件资源大幅降低的情况下,编码器系统的最高频率达到了225．174 MHz,能满足高速编码需求。     

一类低密度奇偶校验码的设计

低密度奇偶校验码(LDPC)是哥拉格于1962年提出的一种性能非常接近香农限的好码,并被MacKay和Neal两度重新发现,且证明了它在与基于BP(Belief-Propagation)的迭代译码算法相结合的条件下具有逼近Shannon限的性能.LDPC码的优异的性能及其在信息可靠传输中的良好应用前景,成为当今信道编码领域最瞩目的研究热点.笔者选用国际电信联盟推出的一种方案,设计了一类低密度奇偶校验LDPC(Low Density Parity Check)码.设计是针对分组块长为276比特,码率为0.7572,采用了6位量化方案.根据可编程逻辑器件(CPLD)的结构特点,提出了LDPC码的译码器结构和相应的编码器结构及其具体实现方案,并对编码方案进行了严密推导.该LDPC码适合用于ADSL传输.     

调频频段数字音频广播（CDR）标准的LDPC编码器设计

本文根据2013年颁布的中国数字音频广播（CDR）中LDPC码的校验矩阵结构特点,提出一种基于生成矩阵的编码方法。该方法将生成矩阵转化为块准循环结构,并行化处理编码算法的行与列操作;采用存储器调用的控制策略,实现CDR标准中四种码率编码,提高了硬件资源的利用率。在Xilinx 公司的FPGA平台上进行了该编码器的设计,联合了ModelSim和MATLAB仿真软件进行验证。结果表明,该设计方法具有资源占用较少、功耗低、编码准确率高等特点,其吞吐量约为400Mbps,达到了CDR标准的LDPC编码要求。     

LDPC编码的FPGA实现

低密度奇偶校验码（简称LDPC码）是目前距离香农限最近的一种线性纠错码，它的直接编码运算量较大，通常具有码长的二次方复杂度．为此，利用有效的校验矩阵，来降低编码的复杂度，同时研究利用大规模集成电路实现LDPC码的编码．在ISE8．2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程，为LDPC码的硬件实现和实际应用提供了依据．     

利用斐波那契数列构造QC-LDPC码的方法

利用斐波那契数列的特点,提出了一种准循环低密度奇偶校验码(QC-LDPC)码的编码器设计方法.该编码器设计利用了斐波那契数列的一种顺序排列方法,构造的校验矩阵H不含四线循环,具有准循环结构,节省了校验矩阵存储空间,对码长和码率参数的设计具有较好的灵活性.该编码器算法复杂度与码长成线性关系,易于编码.仿真结果表明,在加性高斯白噪声信道条件下,该编码方案具有优于阵列LDPC码的性能.     

将IRA码应用于分布式信源编码中

介绍了分布式信源编码的理论基础,说明了不规则重复累积码(IRA码)的编译码原理.重点将IRA码应用于分布式信源编码中进行仿真,与基于LDPC码的分布式信源编码进行比较.得出的仿真结果证明了IRA码与LDPC码有着接近的优异性能,且码长较长时要好于LDPC码;但编码复杂度却由O(k2)变为O(k).因此将IRA码应用于无线视频传感器网络等其他的低功耗场合中将具有更好的前景.     

几种LDPC码在无线光通信系统中的性能比较

为了提高无线光通信系统的性能,文章研究了几种低密度校验码（LDPC）在无线光通信系统中的运用．MATLAB仿真结果表明,LDPC码能对弱湍流信道起到一定的抑制作用从而提高了通信系统的可靠性．构造这几种码时,在都未对其进行优化的J睛况下,弱湍流信道下的准循环LDPC（QC_LDPC）码的误码性能略差于Mackay随机LDCP码,优于π-旋转LDPC码,但QC_LDPC码和π-旋转LDPC码编码简单易于硬件实现,实用性更强．