一种数据库代码自动生成器的设计

介绍了一种数据库代码自动生成器的设计和实现方法,该方法可以自动为SQL Server数据库中的数据表生成用C#或VB.NET语言编写的读写模型控制类代码,也可以将Word中描述的文字型数据字典自动生成SQL Server数据库脚本语言,完成数据库的物理设计.经过验证,这种代码自动生成器的准确率达到95%以上,大大减轻程序员的编程工作量.     

浅谈基于Razor模板引擎的代码生成器

目前网络上形形色色的代码生成器很多,但并不适合中小软件企业或个人开发者。使用代码生成器提高工作效率的最好办法是做自己的代码生成器。该文从教学实际项目经验出发,探讨了利用Razor模板引擎生成基于业务模型的软件代码生成器的使用及实践。这将对中小软件企业的软件开发具有指导与借鉴作用。     

Petri网-VHDL编译程序的构造

Petri网适合于异步并发系统建模,将Petri网转换成硬件描述语言,就可以通过EDA工具来实现Petri网控制器．文中给出了Petri网-VHDL编译程序的构造方法．使用CONPAR语言对Petri网进行描述,获得Petri网的CONPAR格式文本文件;由编译软件FLEX生成的词法分析程序产生相应的单词,并将单词传给BYACC程序;再由BYACC程序识别出这些单词,并以自底向上的方式进行归约,形成一棵抽象语法树;最后,自顶向下遍历这棵抽象语法树,将Petri网的CONPAR格式文本转换为VHDL代码．文中给出了一个实例,将编译获得的VHDL代码,通过EDA软件工具MAX PLUSⅡ编译、仿真、综合并下载到系统可编程器件中,仿真波形和试验结果都证明了这个编译程序的正确性．     

一个具有图形界面的MIS菜单生成器的设计

描述一个ＭＩＳ菜单生成器的设计原理及方法．引入构成菜单所需的各种参数意义，介绍生成器组成和功能、主要技术和特点．用此生成器能生成各种不同风格的、具有图形界面的、能独立运行的、完整的菜单源程序．     

VHDL仿真中离散事件仿真核的设计和应用

首先用面向对象的方法设计了一个离散事件仿真核，然后将该仿真核应用于VHDL仿真中．由于对离散事件系统进行了合理的抽象以及仿真核提供了简便的编程接口，所以降低了VHDL仿真系统建模的复杂性，并使得VHDL仿真系统具有良好的可维护性和可扩展性．该仿真核还可以应用到其它的离散事件系统仿真场合．     

基于硬件描述语言(VHDL)的数字时钟设计

VHDL作为一种硬件描述语言,可用于数字电路与系统的描述、模拟和自动设计与仿真等,是当今电子设计自动化的核心技术.本文使用VHDL语言设计了一个数字时钟电路,给出了设计该数字系统的流程和方法.本设计方法具有硬件描述能力强,设计方法灵活,便于修改等优点,大大降低了数字系统设计的难度,提高了工作效率.     

基于FPGA的一个超混沌系统设计与电路实现

提出了一种基于FPGA新的实现超混沌系统的方法,利用Matlab／Simulink 中的DSP Builder工具箱设计了一个电路模型,仿真成功后,把模型文件转换成VHDL代码程序,对VHDL语言代码进行编译、仿真、配置后,用Quartus II下载到FPGA硬件电路中.结果表明新方法简单方便且能有效地产生超混沌吸引子.实验结果与仿真结果完全一致.     

突发通信定时同步算法的FPGA实现

提出了一种适用于突发通信的FPGA的定时同步的实现方法,分析了系统每个模块的作用,给出每个模块的硬件实现方法。最后在QuartusⅡ9.0编写VHDL代码和测试激励,并用signaltap对定时恢复算法进行仿真验证,结果表明,这种算法时钟抖动小,定时精度高。     

从Verilog到VHDL的翻译器VtoV的设计与实现

研究硬件描述语言Verilog和VHDL共有的语言特性,研制SUN SPARC2工作站环境下的翻译系统。在SUN SPARC2工作站平台上使用C＋＋提取出一个组通用的硬件数据结构,可以进行代码重用。在SUN SPARC2工作站上设计和实现了一个从硬件描述语言Verilog到VHDL的翻译器VtoV。该翻译器能够实现从Verilog的行为子集到VHDL的转换。     

基于特定领域建模的代码生成器研究

针对从软件模型到程序代码自动生成的问题,研究了特定领域建模生成器,把深度优先算法和广度优先算法运用到系统生成中。提出了MetaEdit+环境下,基于广度优先算法和基于深度优先算法的代码生成器实现方法。实现了代码自动生成,同时提高了生成代码的可读性,最后结合电子万年历的实例进行验证。     

一种基于FPGA的曼彻斯特编译码电路设计

运用VHDL硬件描述语言以及Max-plus软件平台,采用超前滞后型全数字锁相环提取位同步时钟的方法,设计了一种基于全数字锁相环的曼彻斯特编译码电路,给出了详细的设计过程和波形仿真,并在GW48-CK实验平台上进行了下载验证.     

基于VHDL的数字时钟设计

VHDL是一种标准的硬件描述语言,该语言可以描述硬件电路的功能、信号连接关系及定时关系,是当今电子设计自动化(EDA)的核心技术。本文通过简易电子表的设计实例,详细介绍了利用VHDL设计电路的流程和方法。     

基于FPGA控制的开关电源的仿真与设计

传统的开关电源数字设计方案大多基于单片机、DSP控制,但在实现PID控制算法的过程中,使用软件设计常会带来程序跑飞的严重后果。FPGA的高速和硬件支持,使得实施PID等控制比软件模拟出来的效果更为优秀,还能克服程序跑飞。设计采用MATLAB-SIMULINK,首先进行软件仿真、分析并测试其可行性,然后利用ALTERA公司的DSP builder将仿真模块生成FPGA硬件描述语言,实现PWM波和PID的设计。在控制方面,定制的NIOS软核起到了MCU的作用。利用VHDL语言实现ADC0809状态机控制。最后设计出各个功能模块的电路以及整个系统图和相关的NIOS控制程序流程图。设计的以EP2C35F672C8为控制核心的开关电源系统,利用软件仿真模型生成硬件代码语言,在FPGA中实现,双重保证了设计的可行性,实现了较理想的闭环控制效果。     

基于FPGA的高速异步FIFO存储器设计

 介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值.     

基于VHDL的数字电压表设计及实现

通过对FPGA芯片进行VHDL语言编程,并在EDA实验箱上下载、调试,实现了数字电压表的功能。具体方案是利用状态机的方法对ADC0809进行采样控制,并将采样后的信号转换为BCD码,经译码后再通过三位数码管进行显示。该设计突出了VHDL语言良好的电路描述和建模能力,从而大大简化了硬件设计任务,提高了设计效率。由于VHDL语言的灵活性和可扩展性以及EDA实验箱的反复利用性,减小了实验成本。     

基于FPGA的FSK调制解调系统设计

根据FSK调制和解调的工作原理,提出了一种基于FPGA芯片的FSK调制解调器。该系统采用键控法设计调制器模块,利用过零检测法实现解调器模块。利用VHDL语言在Altera公司的Cyclone系列的EP1C12Q240C6芯片上软件编程,完成了整个系统相应的时序仿真。硬件实验测试表明:FSK解调信号波形和调制信号波形一致,二者之间存在一定的延时,满足系统的设计要求,整个系统具有较高的可靠性和移植性。     

数字基带信号的传输码型发生器设计

探讨了在数字基带传输系统中,基于VHDL语言的基带信号传输码型发生器的设计。简单介绍了几种常用的基带信号传输码型,分析这几种码型的转换原理,并利用MAX+PLUSⅡ软件进行了仿真和验证,其功能符合基带传输码的要求。     

数字频率合成器的设计与实现

本设计利用FPGA芯片实现直接频率合成器（简称DDS）系统电路的核心部分,采用VHDL硬件描述语言完成对DDS核心电路中各个模块的设计,并设计了与DDS系统相对应的外围硬件电路。这样设计的合成器能够利用8MHz的参考时钟信号合成出频率在O～500KHz的正弦波和余弦波。由于FPGA芯片具有现场可编程的特性,所设计的DDS能够根据不同的要求进行灵活改进,同时具有高集成度、运算速度快、低功耗的特点。