计数器竞争冒险及其处理的仿真分析

采用同步清零或置数方式完成的计数器，一般不会出现竞争冒险现象，而采用异步清零或置数方式完成的计数器往往会出现竞争冒险现象。以74LS160同步计数器(异步复位、同步置数)组成的7进制计数器为例，利用multisim仿真软件来进行分析，并且给出消除异步复位产生的竞争冒险的方法。结果表明采用延时法和异步清零、异步置数变成同步清零、同步置数法，可以有效地消除计数器采取异步清零、异步置数方式所产生的竞争冒险，使得计数器能正常工作。     

可控双向异步计数器的时钟复盖设计方法

本文在进一步研究异步时序系统时钟复盖设计方法的基础上,根据多时钟复盖的概念和多路选择器的选通功能,提出了可控双向异步计数器的时钟复盖设计方法。并根据JKFF和8421码的特点寻求了一些特殊规律,使常用的JKFF组成异步计数器的设计步骤更加简化。     

基于FPGA的异步FIFO设计与实现

随着现代数字电路系统密度和规模的不断扩大,一个系统中通常会包含多个时钟,因此不同时钟之间的数据传输成为亟待解决的问题.而一种可靠易行的解决方案就是异步FIFO.异步FIFO需要非常严格的多时钟技术,难以作出正确的设计合成和分析.本文提出了一种利用格雷码作为读写地址计数器的异步FIFO的设计方法,有效的避免了数据在不同时钟时间传输时遇到的亚稳态问题.并给出了综合仿真结果.     

计数器设计及应用

本文介绍了由触发器设计异步二进制计数器的工作原理,并探讨利用中规模集成计数器构成任意进制计数器的方法.     

基于异步计数器的实验探究

计数器是数字系统中必不可少的组成部分,和同步计数器不同,组成异步计数器的触发器不是共用同一个时钟源,所以触发器的翻转是异步的。该文对异步计数器的逻辑功能以及异步计数器的级联扩展进行探讨,旨在使学生掌握应用异步计数器进行电路设计。     

集成计数器异步级联电路仿真问题研究

在设计任意进制计数器时,若需设计的进制数N大于集成计数芯片最大计数进制M,则需要采用多个芯片通过同步级联或异步级联方法来实现.以异步级联方法设计的任意进制计数器,在进行软件仿真时,由于软件漏洞,计数器并不是从00开始计数,而是从10开始.以此为契机,通过引导学生结合所学知识在设计电路中加入消1功能来解决该问题,达到锻炼...     

浅析一个实验电路的错误

分析了一个异步十进制加法计数器实验电路的错误，介绍了异步十进制加法计数器典型电路。     

确定触发器次态卡诺图的一种新方法

本文探讨了异步计数器设计中确定良器次态卡图的一种新方法－依据时序图确定为０为１最小项法，并以一个异步十进制加法计数器的设计为例，论述了新方法的先进之处。     

基于逻辑函数修改技术的N进制同步计数器设计

为简化自启动任意进制同步计数器的设计过程,探讨了用逻辑函数修改技术设计基于JK 触发器的能自启动的任意进制同步计数器的设计方法。即在由JK触发器构成的同步
二进制计数器的基础上,通过修改部分触发器的激励函数方程改变计数器状态转换的顺序实现N进制计数。给出了触发器激励函数修改的原则和修改函数的确定方法,并分析了N进制计数器的自启动功能。该方法具有方便、快捷的特点和较强的实用意义。     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

“惩罚函数法”(SUMT)在异步电动机优化设计中的应用与研究

本文将三种“惩罚函数法”(SUMT)用于异步电动机的优化设计,通过大量的计算试验对它们进行了较详细地研究和比较。     

稀土永磁同步电机优化设计分析

该文系统全面地研究异步起动稀土永磁同步电动机优化设计方法 ,包括电机主要结构尺寸的确定原则 ,电路参数的计算方法和电机起动性能的计算方法等。以此为基础 ,通过对各种计算方法的对比 ,明确指出各种方法的特点     

基于FPGA的高速异步FIFO存储器设计

 介绍异步FIFO存储器应用及其结构,详细分析了异步FIFO的标志逻辑设计及亚稳态的消除,提出了一种基于FPGA芯片利用格雷码对地址编码解决异步读、写时钟问题的思路及方法,并给出了VHDL程序.该方法具有高速、可移植性强、工作效率高的特点,在数字系统设计中具有一定的意义和应用价值.     

倍相绕组两相异步电动机

本文介绍倍相绕组两相异步电动机的构成原理、磁势分析、设计特，点及单相电源的分相供电线路．与普通型及正弦型绕组的两相异步电动机相比较，该电动机能更好地消除或削弱谐波磁势及其造成的有害影响并大大提高了基波绕组系数，从而使电动机的技术经济指标有较大的改善．     

CPLD应用中计数器竞争-冒险现象的一种消除方法

针对CPLD应用中计数器存在竞争 冒险现象的特点,为了能在基于CPLD的时序系统的设计中正确地、方便地使用计数器的输出,提出了一种消除CPLD计数器输出竞争-冒险现象的简便方法。仿真结果表明了该方法的有效性。     

计数器设计在EDA教学的应用

计数器在数字电路中有着广泛的应用,现提出一种计数器设计穿插在电子电路设计的教学方法,使学生能够快速地根据现有的数字电路知识转化到EDA的应用。     

任意进制同步计数器的优化设计

在同步计数器的一般设计方法和同步二进制计数器的连接规律的基础上,提出更简捷、迅速、方便的利用修改法优化设计任意进制同步计数器,并做了举例说明.