基于RISC技术的MCU核的设计与研究

介绍了一种基于RISC体系结构的微控制器IP核—8位MCUCore的设计与实现。按照自顶向下的系统级设计思想,利用verilog语言进行寄存器传输级的描述,优化时序控制和结构设计,完成了与主流产品兼容的,具有取指、执行、回写三级流水线,单周期单指令（程序转移指令例外）,高速、稳定的IP核。     

8位MCU IP核设计

采用自顶向下的设计方法，设计了8位MCU IP核。该8位MCU IP核可简化为两大部分，通过精心设计，时序整齐，译码电路单元结构简单，层次化数据通道模型结构规整。整个设计过程降低了功耗，缩短了设计周期。     

合肥工业大学IP库技术获重大进展

合肥工业大学微电子设计研究所高明伦教授承担的“九五”国家科技攻关项目两项子专题“MCU高层语言描述及嵌入技术研究”、“8位微处理器高层语言描述的研究”，2001年2月分别通过了由国家信息产业部科技司主持的技术鉴定和专题验收。专家们认为，这两项研究成果均处国内先进水平。其中，“MCU高层语言描述及嵌入技术研究”在8位RISC微处理器软核IP库元件的接口标准、测试平台和可综合性IP库技术方面处国内领先地位。“8位微处理器高层语言描述的研究“在8位CISC微处理器软核IP库元件的接口标准、测试平台和可综合性IP库等技术方面处国内领先地位。 (本刊记者)     

应用于32位嵌入式系统的中断控制IP的裁减设计

C＊Core是32位RISC嵌入式微处理器核．对应用于C＊Core的中断控制IP核进行了裁减和验证，分析了与C＊Core的兼容性，并应用于变频器控制SoC的设计中．新的设计减少了使用的晶体管数量，降低了功耗及成本．     

基于现场可编程逻辑阵列的8051单片机IP核的应用

分析研究8051系列单片机内部各模块结构以及各部分的连接关系,对8051单片机系统信号进行了描述,设计了IP核层次结构,实现了在FPGA芯片上8051单片机IP核的功能,并且进行了对键盘的监测扫描、键盘确认、按键识别等应用.     

基于 TCP/IP 的嵌入式远程视频监控系统的研究

对基于 TCP/IP 协议栈的嵌入式远程监控系统的设计过程做了概要的介绍.设计中以32位 RISC 处理器为核心的 ARM 嵌入式开发板实现整个监控系统的控制管理,开发板中嵌有嵌入式 Web 服务器,通过 RJ 接口接入以太网.由于嵌入式设备资源有限,接入网络时所使用的 TCP/IP 协议和普通 PC 机的不同,故设计中针对于 ARM嵌入式设备上网时所使用的 TCP/IP 协议栈进行编写,最后对该监控系统的不足做了总结并对其未来的发展前景进行了展望     

嵌入式Internet系统中TCP／IP协议的实现

分析了由8位和16位MCU组成的嵌入式系统的特点,研究了嵌入式系统中TCP/IP协议栈的体系结构,提出了嵌入式系统中TCP/IP协议选择的方法和功能裁剪的策略,阐述了嵌入式系统实现TCP/IP协议过程中需要解决的关键问题,给出了协议处理的总流程.在对各协议控制字段进行深入分析的基础上,从编程和应用的角度给出了具体的解决方案和实现方法.实验表明,方案和方法对嵌入式Internet系统设计具有一定的参考价值.     

基于Wishbone总线结构的情景式IP核测试方案

随着集成电路技术的发展,IP核复用成为集成电路SOC设计的主流．该文通过对广泛应用于SOC设计中的Wishbone总线体系结构和国际上常用IP核测试方法的研究,提出一种基于Wishbone总线结构的情景式IP核测试方案．通过对该方案应用于实际项目后所产生实验数据的分析,证明这种IP核测试方案能大大降低系统层测试难度,加快系统层设计速度,并能显著提高测试激励效率和可观电路结构测试覆盖率．     

相位匹配双阵元去噪算法的IP设计

针对目前一些去噪算法中存在预先估计噪音的问题和缺乏实用去噪算法的IP核设计,提出了双阵元相位匹配的去噪算法并给出了数学表达式及数学证明,该算法无需知道噪声的先验知识,采用阵列的方式直接求出信号。针对该算法进行了IP核的设计,给出了组成该IP核内部模块的设计,对算法整体IP核的设计进行了详细的剖析,给出了其原理图和RTL图,在整体设计完成后,对双阵元相位匹配去噪算法IP核进行了功能仿真,证明其逻辑上的合理性,通过时序仿真证明了设计使用的正确性。     

USB 2.0接口IP核的开发与设计

介绍了一种基于USB2．0协议的设备接口的IP核设计,着重研究了USB2．0协议控制器、缓存控制器、工作模式控制等硬件数字电路的实现,该电路支持高速(480Mbps)和全速(12Mbps)传输．为了满足USB2．0高速的传输要求,减小硬件设计的复杂性和硬件开销,整个系统采用硬件电路和MCU固件结合的方法进行设计,同时使用了不同传输方式缓冲区共用的双缓冲区缓存结构,因此电路具有实现简单,硬件开销小,传输速度较高等优点．设计的电路已经通过FPGA验证。