一种改进的LDPC码译码算法研究

针对传统BP算法运算复杂度较高的问题,将BP算法和WBF算法相结合提出LDPC码改进译码算法。在每次BP迭代译码中加入校验式判断,并利用一定的翻转判据进行加权。然后对满足条件的位进行翻转,再次进行校验式判断,加快获得许用码字的速度。在加性高斯白噪声信道下的仿真结果表明,此改进译码算法能有效降低译码的平均运行时间,并且能够保持和传统BP算法一样的优异译码性能。并针对不同最大迭代次数,不同码长,不同码率情况,对改进译码算法和传统BP算法的性能进行详细比较。     

基于新迭代策略的IRA码改进译码算法

IRA码的译码通常采用BP译码算法,然而BP译码算法复杂度高,硬件电路实现困难。最小和译码算法虽然降低了运算复杂度和硬件实现难度,但是其牺牲了部分译码性能。五线段近似算法对BP算了做了近似简化,然而其复杂度依然偏高。提出了一种基于五线段近似和最小和的改进译码算法,在降低系统译码复杂度的同时,保持较高的译码性能。仿真结果表明,改进的译码算法在降低了复杂度的情况下,仍能得到较高的译码性能。     

一种改进的LDPC码译码算法

指出了由于短LDPC（低密度奇偶校验）码的Tanner图中会出现环路,使得变量节点之间的信息不再相互独立,从而导致对数域BP译码算法的性能下降．从平衡迭代译码性能与硬件实现复杂度的角度出发,提出了一种改进的BP算法,通过变量消息的修正来补偿校验消息简化的损失．仿真结果表明：改进的算法加快了算法的收敛速度,降低了迭代译码...     

一种LDPC码改进型BP译码算法

LDPC码通常采用对数域置信传播算法（LLR BP）或在其基础上改进的最小和算法（Min-Sum）来进行译码,但是前者计算复杂度较高,不利于硬件实现,而后者由于引入了近似计算,性能较差。为了让译码算法能够在译码性能和计算复杂度之间取得良好的折衷,提出一种BP类的改进译码算法,通过引入参数减小最小和算法中近似计算所带来的误差,提高译码性能。仿真结果表明,与LLR BP译码算法以及最小和算法相比,改进型算法能够在保证较好译码性能的同时,有效的降低计算的复杂度。     

空间耦合LDPC码的深度迭代译码算法设计

空间耦合LDPC码因其在次最优迭代译码算法下能够达到最大后验概率译码性能而引起广泛关注。但其优异的阈值特性需要在码长很长时才能实现,当采用传统的迭代译码算法时,实现的复杂度将以指数增加,无法应用。为了有效降低传统迭代译码算法的复杂度,本文结合深度学习技术提出了一种空间耦合LDPC码的深度迭代译码算法。通过在消息传递过程中引入权重系数并采用深度神经网络对其进行训练获取权重系数,以此优化消息的可靠性度量值,从而提升译码收敛速度,降低译码复杂度。仿真结果表明,所提出的深度迭代译码算法可以以较少的迭代次数达到与传统迭代译码算法在较多迭代次数下的译码性能。     

基于高次逼近的改进型RA译码算法研究

RA码的译码通常是利用BP译码算法来实现的,但是BP译码算法的硬件电路复杂.虽然最小和译码算法、归一化译码算法和偏移量译码算法能够简化BP译码算法,但它们都是以牺牲性能为代价的.根据最小均方误差准则,提出一种改进型RA译码算法,该算法采用高次逼近的方法来近似于BP译码算法,能够降低BP译码算法的复杂度.仿真结果表明,与BP译码算法相比,改进型RA译码算法能在降低算法复杂度的同时保持良好的译码性能,与归一化译码算法和偏移量译码算法相比,改进型RA译码算法的复杂度几乎不变,但译码性能得到了明显的提高.     

改进的TPC译码器设计与实现

为改进Turbo乘积码(TPC)硬件译码器的性能和降低实现复杂性,采用理论分析和实现仿真的方法,通过对TPC码基本编译码原理的深入分析,基于Chase2软判决译码算法的迭代译码过程的研究和仿真基础上,提出改进迭代译码过程中外部信息计算的方法,给出了其FPGA设计和实现方法.研究结果表明:使用的改进算法对编码参数为(64,57,4)的TPC码进行译码在译码迭代次数为3次、不可靠位数选择为3位时,在误比特率为10-6条件下,编码增益能达到6.8 dB.     

基于BP算法的QC_LDPC译码器的DSP实现

为了克服LDPC码BP译码算法硬件实现复杂度大的缺点,针对QC_LDPC码校验矩阵的结构特性,研究了BP算法的特点,并利用TMS320C6747系列DSP作为实现平台,在硬件资源存储、数据精度处理方面提出了改进,成功实现了基于BP算法的QC_LDPC码译码器.系统性能测试表明,经优化的BP算法译码器与理论分析相比,性能基本一致.     

基于分组混合策略的LDPC置信传播译码算法

置信传播(BP-Based)译码算法通过对校验节点消息的简化处理,并在传递的变量信息之间引进相关性,可大大降低算法的复杂度.为了减少BP-Based算法的迭代次数和性能损失,采用分组混合策略对BP-Based算法进行改进,加快了信息更新速度,减少了错误信息从停止集传播到Tanner图中其他节点的概率.MATLAB仿真表明,在几乎不增加复杂度的情况下,改进算法可以提高译码性能.     

一种DVB-S2中低复杂度的LDPC编译码研究

针对第二代卫星数字视频广播标准（second generation satellite digital video broadcasting standard,DVB-S2）中低密度奇偶校验码（low density parity check codes,LDPC）的校验矩阵的存储结构特点,采用了改进的码字构造方法进行编码,进而用类似的方法推导出了校验矩阵,克服了仿真过程中的数据溢出现象。通过对译码算法的比较,采用了降低复杂度的最小和译码算法,并对不同码率的LDPC码的性能进行了仿真比较。从译码器的硬件实现角度考虑,提出用定点代替浮点表示,研究了译码迭代次数和译码器接收数据和译码中间变量的量化对性能的影响。仿真分析,该研究以很小的性能损失在存储量和运行时间等方面降低了译码器的硬件实现复杂度,进而降低了整个无线接收系统的延时和功耗,为硬件实现提供了理论依据。     

基于偏移量近似的改进型RA译码算法研究

RA码的译码通常是利用BP译码算法来实现的,但是BP译码算法的硬件电路复杂。虽然最小和译码算法能够简化BP译码算法,但它是以牺牲性能为代价的。为了让译码算法在复杂度和译码性能之间取得较好的折衷,提出一种改进型RA译码算法。该算法采用偏移量近似的方法来逼近于BP译码算法,能够降低BP译码算法的复杂度。仿真结果表明,与BP译码算法相比,改进型RA译码算法能够在降低算法复杂度的同时保持良好的译码性能,与最小和译码算法相比,改进型RA译码算法的复杂度几乎不变,但译码性能得到了明显的提高。     

基于最小均方误差的改进型IRA译码算法研究

IRA码的译码通常是利用BP译码算法来实现的,但是BP译码算法的硬件电路复杂。虽然最小和译码算法能够简化BP译码算法,但它是以牺牲性能为代价的。为了让译码算法在复杂度和译码性能之间取得较好的折衷,根据最小均方误差准则,提出一种改进型IRA译码算法。仿真结果表明,与BP译码算法相比,改进型IRA译码算法能够在降低算法复杂度的同时保持良好的译码性能,与最小和译码算法相比,改进型IRA译码算法的复杂度几乎不变,但译码性能得到了明显地提高。     

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-density parity-check,LDPC)码译码算法的复杂度,提出一种适合数字信号处理器(digital signal processor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。     

MIMO-OFDM系统中LDPC码的改进型最小和译码算法研究

LDPC码的译码通常是利用BP译码算法来实现的,但是BP译码算法的硬件电路复杂.虽然最小和译码算法能够简化BP译码算法,但它是以牺牲性能为代价的.为了让译码算法在复杂度和译码性能之间取得较好的折衷,针对最小和译码算法的性能缺陷,利用最小均方误差准则,提出一种改进型最小和译码算法,最后将该算法应用于M IMO-OFDM系统中.仿真结果表明,与BP译码算法以及最小和译码算法相比,改进型最小和译码算法能够在降低算法复杂度的同时保持良好的译码性能.     

非规则LDPC码译码改进算法及其DSP实现

为了降低非规则低密度奇偶校验(low-densityparity-check,LDPC)码译码算法的复杂度,提出了一种适合数字信号处理器(digitalsignalprocessor,DSP)实现的低运算复杂度、低误码平台译码的改进算法。该算法校验节点的运算采用修正最小和算法,外信息的更新采用串行方式,既保持了串行和积算法在有限迭代次数下译码门限低的优点,又降低了节点运算复杂度和误码平台。用定点DSP芯片实现的非规则LDPC码译码器的实测结果表明,该算法能以较低的实现复杂度获得低的误码平台和译码门限。     

一种基于LCC算法的新型RS码译码器

相比于传统的硬判决译码算法,RS码软判决译码算法能够获得更大的编码增益,但硬件实现较为复杂. 针对这一问题,本文在LCC软判决译码算法的基础上提出了一种改进型校验子算法,可在不影响译码性能的前提下大幅降低硬件复杂度. 仿真结果表明,本文设计的RS(255, 239)码η=3译码器,在BPSK调制下通过AWGN信道,相比于现有基于校验子的RS码译码器结构,硬件资源消耗减少20%. 采用SMIC 0.18 μm CMOS工艺实现,芯片面积仅为0.81 mm2.      

高效低复杂度的QC-LDPC码全并行分层结构译码器

针对传统的部分并行结构低密度奇偶校验码(low-density parity-check codes,LDPC)译码器在保证较高吞吐量的同时,存在消耗硬件资源较大、迭代译码收敛速度较慢等问题,提出一种高效低复杂度的准循环低密度奇偶校验(quasi-cyclic low-density parity-check,QC-LDPC)码全并行分层结构译码器.这种改进的译码器结构可有效降低存储资源消耗,并克服并行处理所导致的访问冲突等问题.设计中,后验概率信息和信道初始化信息共用一个存储模块,降低了一半存储空间的占用.各个分层之间采用相对偏移的方式,实现了分层的全并行更新,提高了译码吞吐量.分层最小和译码算法(layered min-sum decoding algorithm,LMSDA)加速了译码迭代的收敛,进一步提高了吞吐量.经ISE 14.2软件仿真及Virtex7系列开发板验证的结果表明,当译码器工作频率为302.7 MHz、迭代次数为10的情况下,吞吐量可达473.2 Mbit/s,存储资源消耗仅为传统部分并行结构译码器的1/4.     

一种改进的Turbo码译码算法及其FPGA实现

为有效降低Turbo码在硬件实现时的译码复杂度并减少其存储资源消耗,将现有Turbo码译码算法中Log-MAP算法和Max-Log-MAP算法进行融合改进,提出一种适于并行计算的改进Max-Log-MAP算法,即在译码计算中间参数的过程中,只将具有多个输入变量的max*(·)运算简化为取最大值的max运算,而对具有2个输入变量的max*(·)运算进行精确计算. 仿真结果表明,改进Max-Log-MAP算法的复杂度可以接近Max-Log-MAP算法,而性能接近Log-MAP算法. 将采用新算法的Turbo码编译码器在现场可编程门阵列(FPGA)上实现,并应用于低轨卫星通信系统(LED)中的,能在保证Turbo编译码优异性能的同时,获得较低复杂度和较低资源消耗,有利于减小卫星手持通信终端的体积,降低功耗.