基于FPGA的RS编译码器的实现

本文介绍了RS(112,128)编译码器的设计与实现,针对有限域乘法的代数运算规则,用FPGA设计了一种有限域乘法器结构,降低了编译码电路的复杂度,在传统译码器基础上,设计了一种新的BM迭代运算电路,并用Verilog语言实现了编译码器的各个模块功能,在现场可编程门阵列(FPGA)芯片上实现和验证了该设计结构。     

适于消谐模型求解的矩阵乘法器设计与实现

在求解逆变器消谐PWM模型的迭代运算中，需要进行大量的矩阵乘法运算。为了提高运算速度，笔者在论述矩阵运算并行算法的基础上，提出了基于二维正方形心动阵列结构的矩阵乘法器，并研究了二维方阵结构的矩阵乘法器的FPGA硬件实现方法，比较了单处理机乘法器和二维方阵结构的矩阵乘法器的运算速度及所需器件资源，结果表明采用二维正方形心动阵列实现的矩阵乘法器，具有高度并行性和流水线性特点，可使阵列中负载均匀，延时缩短，有利集成度提高，是实现消谐模型求解过程中矩阵乘法运算的较好算法。     

采用Karatsuba算法在FPGA上实现双精度浮点乘法

双精度浮点运算广泛应用于数值计算和信号处理中,在IEEE754标准中实现两个双精度浮点乘法需要一个53 bit×53 bit的尾数乘法器,这样的一个乘法器若采用FPGA实现需要大量的硬件资源。将Karatsuba算法应用于浮点运算器中,采用FPGA实现了一个浮点乘法器,与传统方法相比该乘法器占用硬件资源较少。     

并行分布式算法在FIR数字滤波器中的应用

自从FPGA问世以来,在很长一段时间内,FPGA一直被用于逻辑或时序控制上,很少用于信号处理方面,主要原因是FPGA中没有直接的硬件乘法器.通过分布式算法,对于固定系数的乘法这个问题得到了很好的解决.本设计在深入分析分布算法的前提下,针对FPGA的结构特点,提出在FPGA中实现分布式算法的一种方案,解决了FIR数字滤波器在FPGA中实现的关键问题.     

基于VHDL语言的浮点乘法器的硬件实现

本文提出了一种基于VHDL语言的浮点乘法器的硬件实现方法，就是用VHDL语言描述设计文件，用FPGA实现浮点乘法，并在Maxplus2上进行了模拟仿真，得到了很好的结果。该浮点乘法可以实现任意位的乘法运算。     

定点小数乘法器的低功耗算法与实现技术

针对集成电路前端设计中的定点小数乘法器,提出一种既能够优化其内部加法器数量又能优化各级加法结果位宽的低功耗算法,而且在算法的实现技术上,解决目前低功耗设计中算法自身逻辑单元引入被优化系统从而降低系统优化效果的问题。在介绍该算法的理论基础和实现细节后,为了取得更加客观、更具有统计特性的低功耗优化效果,以该算法对某含有大量不同类型小数乘法器的射频模块进行优化。优化后FPGA测试结果显示逻辑占用率降低了39.3%,寄存器总数降低了45.0%,内存占用率降低了36.9%。该算法是一种高效的低功耗算法,并且解决了一般算法实现技术的缺陷与不足,其适用于对含有大量小数乘法运算的系统进行低功耗优化,例如数字信号处理和数字滤波器等。     

基于时序电路的移位相加型8位硬件乘法器设计

由八位加法器构成的以时序逻辑方式设计的八位乘法器,具有一定的实用价值,而且由FPGA构成实验系统后,可以很容易的用ASIC大型集成芯片来完成,性价比高,可操作性强。     

基于FPGA的微波测速信号滤波系统设计

提出一种微波测速信号滤波系统的FPGA实现方法 ,在芯片内部设计FIR高通滤波所需的各个功能模块.为提高执行效率,进行结构优化、模块分解、阵列乘法器实现高速乘法运算等处理,并给出QUARTUS II平台上的波形测试结果 .仿真实验结果 表明,本文所提出的方法 具有高速、高精度、设计灵活等优点.     

基于FPGA的高阶FIR滤波器设计

以对激光陀螺的滤波为应用背景,利用FPGA内部RAM、ROM和乘法器IP核为核心,经过可靠的同步时序设计和稳定的逻辑控制设计,在低成本的情况下很好地实现了一种高阶滤波器的设计;并且具有良好的可移植性。使用该滤波器,极大地降低了系统成本和复杂度,可以使设计人员轻松地完成对激光陀螺的高阶滤波,而不需要提高系统硬件成本。     

时域Reed-Solomon译码器及其在FPGA上的实现

基于Blahut提出的RS(Reed Solomon)码时域译码算法 ,提出了一种时域RS译码器 ,详细讨论了FPGA(现场可编程门阵列 )实现该译码器的过程 ,并以六进制RS( 63 ,4 7)码为例对用FPGA实现的RS译码器性能进行了分析 ,该译码器输入码流速率可达 6Mbit s,占用的FPGA (SpartanⅡ系列 )的资源不到相应频域译码器的一半。     

基于FPGA实时处理的视频信号滤波模块设计

以Xilinx公司生产的FPGA芯片XC4VSX25及其开发系统为实验平台,针对TVP5150视频解码器输出的ITU-R BT.656格式数据,采用帧内滤波方法,通过VHDL硬件语言设计空间域滤波器,实现视频灰度信号的实时提取,并对每帧视频数据在二维空间内进行滤波与处理,这种方法可用于实时处理要求较高的场合。     

基于FPGA和PCI总线的数据采集卡设计

本文提出一种基于FPGA和PCI总线的数据采集卡的实现方法。该采集卡VXFPGA为控制核心进行多通道数据采集,并通过PCI总线进行数据传输,有效地解决了数据传输和处理的实时性。本文主要阐述该采集卡的系统设计原理及FPGA各个模块的逻辑功能实现。     

基于归并算法的高速LDPC流水线译码器设计与实现

LDPC码是一种纠错能力极强的编码,已广泛用于新一代数字电视,深空探测,卫星通讯等多种领域,基于不同要求出现了许多不同的编码标准,所以定制化的LDPC码译码算法的硬件实现已成为当今的研究热点之一。为满足卫星通信中高速数据传输的需求,使用LDPC码Normalized最小和译码硬件实现算法以及归并算法原理,并结合FPGA适合并行计算的特点,提出一种基于流水线的部分并行LDPC译码的FPGA设计,通过仿真和实验,最终完成满足卫星高速通信需求的LDPC译码器设计。最终使用Altera公司FPGA上完成译码器设计,整个系统在时钟频率为150 MHz的条件下,数据处理速率达到1.5Gb/s以上,数据吞吐率达到750 Mb/s纠错性能优异,完全满足卫星高速数据处理要求。     

基于FPGA的H.264解码核的实现

对H.264/AVC的视频解码问题进行了研究,给出了H.264解码核的硬件实现方案,对熵解码CAVLC查表方案进行了优化.介绍了句法预测模块、反量化、逆DCT以及帧内预测模块的具体实现结构;并引入流水线、并行处理和状态机处理方法来提高处理速度,实现了解码结构上的优化.本算法在EP2S60F672C5ES FPGA上获得验证,结果表明给出的H.264解码算法是正确的,且有节省硬件资源和较快解码速度的优点.     

基于DSP和FPGA的实时图像处理平台的设计

介绍了一种基于数字信号处理器（DSP）和现场可编程阵列（FPGA）的高速实时图像处理平台的电路原理设计,外围部件瓦连（PCI）接口的软件实现和DSP软件设计。该图像处理平台主要采用TMS320C6416数字信号处理器和XILINX公司的VIRTEX4系列的XC4VLX80高性能FPGA,可灵活地在DSP和FPGA中实现各种信号处理算法程序,并且区别于传统的DSP平台,可根据算法要求方便地切换DSP和FPGA对片外存储器的操作,从而满足对各类图像数据的高速实时处理要求。     

一种基于FPGA的DES加密算法实现

讨论了一种基于现场可编程门阵列(FPGA)的数据加密标准算法实现.采取资源优先方案,在轮函数内部设置3级流水线,提高了整体处理速度;在FPGA上实现密钥轮函数和密钥变换函数,减少了相邻流水线级间的逻辑复杂度;采用ROM实现了S盒的变换功能,减少了程序对编译器的依赖性.本方法代码效率高,占用系统资源少,极大地提高了算法的整体性能,其设计已经在Xilinx XC2S100e芯片上得到了实现.     

基于FPGA的准循环LDPC码低时延译码器设计

针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构. 该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延. 该结构适用于大部分准循环LDPC码,且译码迭代一次只需约2倍缩放因子大小的时钟数量. 与非流水线译码结构相比,在不增加资源占有率的情况下,译码时延降低到原来的1/7.      

面向磁记录信道的原模图LDPC码译码器的FPGA设计

针对传统原模图低密度奇偶校验（low density parity check,LDPC）码在译码硬件实现中,由于采用随机扩展方式,导致数据拥塞和布线困难,继而产生译码延时和资源消耗的提高及吞吐量的下降问题,通过2步准循环扩展得到了适于硬件实现的码字结构,设计了一种面向磁记录信道的原模图LDPC码译码器。该译码器信息更新采用基于TDMP（turbo decoding message passing）分层译码的归一化Min-Sum算法使得译码器具有部分并行架构;同时为了降低译码时间及功耗,给出一种低资源消耗的提前终止迭代策略。硬件实现结果表明,该译码器的译码性能十分接近相应的浮点算法,在低资源消耗的前提下,工作频率可达183.9 MHz,吞吐量为63.3 Mbit/s,并可同时适用于多种原模图LDPC码。     

基于FPGA的IMA-ADPCM 编/解码器的设计与实现

 详细研究分析了IMA-ADPCM算法原理及其实现过程,利用FPGA资源消耗低、灵活性强、速度快、性价比突出等优势,使用VerilogHDL硬件描述语言设计并实现了IMA-ADPCM编/解码器.该编/解码器通过了Modelsim仿真测试和Cyclone Ⅲ、Startix Ⅲ、Spartan 6以及Virtex 5等不同系列芯片的下载验证,确保编/解码器的正确性和稳定性.整个设计充分利用了FPGA芯片的资源、硬件结构简单、可靠性高,具有良好的应用前景.