格密码关键运算模块的硬件实现优化与评估

为提高格密码在实际应用中的运算效率, 提出一种格密码中多项式乘法运算的优化实现技术。该技术采用乒乓结构存储多项式系数, 用以提升存取带宽, 通过消除预缩放运算, 减少10.5%的模乘运算和16.7%的存储空间占用, 采用移位寄存器和三输入加法器的结构, 有效地减少逻辑资源占用。同时, 设计具有可选层级的流水线结构, 使多项式乘法中的蝶形运算模块可以满足不同密码硬件系统的时序要求。评估结果表明, 采用优化技术的低面积、均衡型和高性能实现的蝶形运算模块最大工作频率分别可达到150, 250和350 MHz以上。与现有实现技术相比, 优化的多项式乘法硬件实现能够以更小的电路面积实现更高的工作频率, 使电路效率提升22.8%。     

GF(2m)域高效椭圆曲线标量乘结构的研究

为提高椭圆曲线加密运算的速度,提出了一种多项式基表示的GF(2m)域高效标量乘加速器结构.该结构对面积和性能进行了合理的权衡,采用点加、倍点模块并行运算以提高速度;为了减少面积采用并行和串行相结合的方法对点加和倍点模块进行优化,初始化和最后的坐标变换求逆模块通过优化分解成一系列乘和加运算,合并在一个模块中用串行结构实现.采用Xilinx公司的VirtexE XCV2600 FPGA硬件实现结果表明,完成有限域GF(2163)上任意椭圆曲线上的一次标量乘的全部运算时间消耗为36.5μs,适合高性能椭圆曲线加密应用的要求.     

椭圆曲线密码SOC的研究与设计

通过分析椭圆曲线密码体制,比较软、硬件模块结构,对软硬件接口进行划分,提出了一种适合椭圆曲线公钥密码运算和满足实际产品需求的简单高效SOC架构,并讨论了设计、验证、实现以及软件系统的开发,成功完成了一款完全符合椭圆曲线密码体制及其安全标准的SOC芯片.椭圆曲线密码SOC采用HHNEC0.25μm制造工艺,实际芯片在59 MHz下的测试表明,192 bit非固定点乘运算性能为456次/s,256 bit非固定点乘运算性能为232次/s.     

一种改进的模逆算法与硬件实现

在公钥密码体系中,无论是RSA密码还是椭圆曲线密码,模逆运算都是非常关键的运算.模逆运算的前提是两数的最大公约数为1,否则结果是没有意义的.基于现有的二进制模逆算法的基础上提出了一种可以同时求最大公约数和进行模逆运算的算法,并且对算法进行优化,用VERILOG HDL语言进行硬件实现.通过功能仿真和FPGA验证,结果表明该设计可以正确进行32～1024 bit的大数模逆运算.该设计应用于一款汽车安全芯片的PKI模块,采用UMC 55 nm工艺进行流片,芯片面积为10 mm2,工作电压3.3 V,钟频率为200 MHz时,功耗约为30.2 mW.     

一种可编程安全处理器体系结构的研究与实现

提出了一种可编程安全处理器PSP(Programm ab le Security Processor)的体系结构,该体系结构由SPARC V8处理器内核、AHB片上总线及密码算法模块等部分构成,密码算法模块通过AHB总线与处理器内核进行高速交互.FPGA原型实现表明,该安全处理器能通过SPARC指令编程进行灵活控制,密码算法模块可以按需配置,能够满足嵌入式计算中对安全性和灵活性的需要.     

可扩展双域模乘器设计与研究

提出一种可扩展同时支持双域的模乘单元体系结构,通过调整内部运算单元的相关参数,可以满足侧重于性能或成本的不同应用.首先从基于字的双域蒙哥马利算法出发,提出模乘单元的基本体系结构;然后考虑了性能优化的两种不同思路与提高工作频率之间的相互折衷和平衡.由于高度统一的算法和紧密结合的模块结构,使得该可扩展双域模乘单元可以同时支持素数域与二进制域两个域的模乘运算,这一点在进行椭圆曲线密码(ECC)运算时尤为重要.最后以256bit素域模乘为例验证本设计,结果表明该可扩展双域模乘单元既可以降低开销,保持合理的可接受性能,又可以提高硬件开销以完全发挥性能潜力.     

基于Amdahl定律的分组密码并行处理模型研究

为进行分组密码并行处理的理论研究和定量分析,构建了基于Amdahl定律的分组密码并行处理模型.通过引入分组内数据级并行性、分组内指令级并行性、分组间数据级并行性和分组间指令级并行性等并行性,建立了分组密码的多维度并行处理模型,研究了算法参数和并行参数对分组密码处理性能的影响.结果表明,并行比例大的算法其性能提升空间较大,且开发任一并行性都能够提升密码运算性能;但对于具体的应用场景,需要根据算法结构、工作模式等来进行合理的资源配置和并行性开发;该模型能够为分组密码算法的并行处理架构设计、资源配置和并行性开发等提供理论依据和指导原则.      

基于椭圆曲线算法的数码防伪货流监控系统设计

分析椭圆曲线的原理及其密码体制,提出基于椭圆曲线加解密算法的数码防伪货流监控系统设计方案,分析如何实现密码的生成.通过对生成码速度和重码率的测试验证说明:该系统的安全性能更高,重码率为零,计算量小,处理速度快,存贮空间小,经济实用.     

基于FPGA的双线性对密码算法并行架构设计

为提高双线性对加密算法在密码芯片中的执行速度,设计并实现了1种面向双线性对加密运算的并行硬件处理架构.该架构中运算单元由2个同步运行的算术核构成,实现了对双线性对算法中有限域运算的并行处理,提高了硬件资源的复用率.设计采用Verilog HDL编码,并基于FPGA实现.与传统方案相比,该方案在满足安全性的条件下实现了较快的速度和较小的面积,能够满足安全密码芯片的应用要求.     

基于神经网络混沌吸引子公钥加密算法的FPGA实现

利用具有顺序和并行执行的特点的VHDL语言,设计并实现了基于神经网络混沌吸引子的公钥加密算法,在编解码器设计中采用专用的控制模块来控制加密和解密操作;同时,在RAM模块中自主设计了具有并行读写功能的子模块,以进一步提高算法的数据加密速度;整个系统在DE2实验平台中经过反复实验测试和试运行,结果表明该算法是可以硬件实现的,并且具有较高的数据加密速度,时钟频率可达50 MHz以上.     

高性能网络安全处理器的设计

提出一种支持IPSec、SSL/TLS网络安全协议的高性能网络安全处理器的系统结构设计。该设计采用了系统级的流水线及双路单向总线设计,提高了数据传输通路的数据传输速率并且缓解了总线仲裁及数据拥塞。经过特定面积/性能优化过的密码算法引擎阵列提供了多任务并行计算能力。可编程描述符指令结构的设计,不仅合理利用了并行计算资源,而且增强了系统面向网络安全协议应用的灵活性。采用SMIC 0.13μm标准逻辑单元库综合后,实验表明:系统频率为200 MHz时,此设计对IPSec ESP隧道模式支持1.651 Gb/s的数据吞吐率,且可以实现103次/s的SSL握手协议。     

TH-MNSS:一个新的海量网络存储系统体系结构

基于FC的SAN存储设备一般采用阵列控制器方式实现,但该方式具有可扩展性和兼容性不好等缺点.提出了一个新的海量网络存储系统体系结构:TH-MNSS,采用商业化的硬件部件、适应性的软件系统实现了海量网络存储器,它具有高可扩展性、高性能价格比、高兼容性等优点.     

基于iRAM的抗物理内存泄露攻击密码算法轻量化实现

提出一种基于iRAM的轻量安全密码算法实现方案, 可以在不影响系统中需要iRAM辅助的正常功能情况下, 实现多个密码算法的并发执行。该方案将密码算法实现中的敏感数据限制在单个可加载段中, 同时分离该段中的非敏感数据, 并通过修改可信应用的加载方式、仅将包含敏感数据的段分配到iRAM空间等方法, 尽量减少密码运算对iRAM的占用。在真实设备上实现国内外具有代表性的一系列密码算法, 实验结果表明, 所有算法的性能开销均小于4.3%, iRAM使用量皆少于4.5 KB, 比现有方案节省78%以上, 能够支持方案在所有主流平台上部署。     

基于服务端存储的可信计算模型

为了充分利用服务端存储模式计算机的非本地存储特性,该文提出了一种适用于服务端存储的可信计算模型。该模型通过把原有的可信平台模块硬件逻辑化为服务端软件模块,不仅降低了可信计算模型实施的难度,而且提高了其灵活性和扩展性。同时该模型从客户端系统的引导阶段出发构建完整的可信链,保证了可信计算平台的安全性。原型系统实现的结果表明:由于系统中所有客户端的信任度量均在服务端完成,使服务端能制定针对局域网全网的安全策略,进而实现真正的局域网网络可信。     

关于数论在公开密钥加密体制中的应用

章运用数论相关知识讨论了模运算(同余)、素数判定及因子分解在密码(加密与解密中)的应用，给出RSA公开密钥系统的数学模型，并证RSA公开密钥加密体制在理论上的可行性，进而在此基础上探讨RSA公开密钥系统的安全性及其缺陷。     

Load Feedback-Based Resource Scheduling and Dynamic Migration-Based Data Locality for Virtual Hadoop Clusters in OpenStack-Based Clouds

With cloud computing technology becoming more mature, it is essential to combine the big data processing tool Hadoop with the Infrastructure as a Service(Iaa S) cloud platform. In this study, we first propose a new Dynamic Hadoop Cluster on Iaa S(DHCI) architecture, which includes four key modules: monitoring,scheduling, Virtual Machine(VM) management, and VM migration modules. The load of both physical hosts and VMs is collected by the monitoring module and can be used to design resource scheduling and data locality solutions. Second, we present a simple load feedback-based resource scheduling scheme. The resource allocation can be avoided on overburdened physical hosts or the strong scalability of virtual cluster can be achieved by fluctuating the number of VMs. To improve the flexibility, we adopt the separated deployment of the computation and storage VMs in the DHCI architecture, which negatively impacts the data locality. Third, we reuse the method of VM migration and propose a dynamic migration-based data locality scheme using parallel computing entropy. We migrate the computation nodes to different host(s) or rack(s) where the corresponding storage nodes are deployed to satisfy the requirement of data locality. We evaluate our solutions in a realistic scenario based on Open Stack.Substantial experimental results demonstrate the effectiveness of our solutions that contribute to balance the workload and performance improvement, even under heavy-loaded cloud system conditions.     

Open Architecture of Single-processor Real-time Robot Control System Based on Windows NT

This paper introduces the architecture and implementation of an industrial robot control system based on Windows NT. This robot control system, which is based on a single-processor structure, can run on general industrial computers. Owing to using Windows NT's real-time extension RTX, the control system can achieve good realtime performance and friendly user interface in one general-purpose operating system. A three layer hierarchical architecture of control software is proposed to make the system more scalable and flexible. Furthermore a communication and configuration system is implemented to enable modules to communicate with each other, which make the control system scalable and flexible.     

Novel Low-Complexity Low-Latency Orthogonal Frequency Division Multiplexing Transmitter

Traditional orthogonal frequency division multiplexing(OFDM) transmitter is implemented by exploiting inverse fast Fourier transform(IFFT), up-sampling, and low pass shaping filter(LPSF) modules, which occupy a large number of hardware resources and severely lower down the operation speed. To address these limitations, we propose a novel OFDM transmitter architecture, by which the aforementioned modules can be discarded and replaced with some simple switches. In the proposed architecture, direct digital synthesis(DDS) method is employed to generate digital sub-carriers and to transform OFDM data from frequency domain to time domain. Through some sophisticated simplifications, the proposed architecture can avoid using multipliers and remarkably save hardware resources. Finally, comparative experiments are carried out on field programmable gate array(FPGA) platform which demonstrates that our DDS-based architecture saves more than half of the hardware resources and doubles the achievable maximum frequency compared with traditional structure.     

New Public Key Cryptosystems from Combinatorial Group Theory

0 IntroductionThe security of most commonly used cryptographicschemesis essentially based onthree families of compu-tational problems :the integer factoring problem(RSAprob-lem) ,the Diffie-Hell man problemand the discrete logarithmproblem,andthe elliptic curve variants thereof .Inthe middleof 1990s , Shor[1], Bonehet al[2]presented some remarkablequantumalgorithms which can solveinteger factoring problemand discrete logarithmproblemover any group including Ga-lois fields and elliptic curve…     

单芯片多处理器系统任务并行处理设计

根据单芯片多处理器的基本架构,围绕如何提高单芯片多处理器的性能,提出一种基于任务库的任务并行处理方法,给出了任务加载和调度策略,并用硬件予以实现.以4个基于51体系结构的MCU子处理器为单芯片多处理器架构,进行了任务分配调度实例验证.结果表明,提出的方法切实可行,能够提高单芯片多处理器的并行处理能力和工作效率.