基于FPGA的等精度数字频率计设计

根据等精度测量的原则,选取了综合测量法作为数字频率计的测量算法,提出了一种基于FPGA(Field Programmable Gate Array)的数字频率计设计方案.给出了该设计方案的实际测量效果,证明该设计方案切实可行,能达到较高的频率测量精度.     

基于VHDL语言的数字频率计设计

传统数字频率计由于在高频段受基准时钟频率的限制,其测频精度受到很大的限制.本文应用EDA技术,很好的解决了这一问题.文中论述了数字频率计的设计原理、开发环境、设计步骤、设计框架,以及应用VHDL语言对系统的实现方法,说明了各模块和系统输入输出信号的功用.应用MAX＋PLUSⅡ对系统进行仿真验证,结果表明所设计的数字频率计不但测频精度达到较高的水平,而且能够实现连续不间断测频.     

基于FPGA的8位十进制频率计设计

本文介绍了用于8位十进制频率计的VHDL设计,并基于FPGA在MAXPLUS2软件下进行了计算机仿真,采用的是ALTRA公司FLEX10K系列的EPF10K10LC84-4芯片。经验证,达到了预期的效果。     

基于FPGA／SOPC—Nios Ⅱ的频率计数器设计

本设计以Altera FPGA系列Cyclone EP1C6Q240器件为载体,通过SOPC技术构建嵌入式软核Nios Ⅱ处理器平台,运用VHDL语言设计计数模块,利用等精度测量技术完成对1Hz～100MHz周期信号的精度为8×10^-6的周期和频率的测量,同时采用闸门测量技术完成脉宽、占空比的测量,重点介绍了等精度计数模块与SOPC技术的设计与实现的方法．     

基于MicroBlaze的FPGA重配置系统设计

介绍了Xilinx FPGA的配置模式和配置原理,提出一种基于MicroBlaze软核处理器的FPGA重配置系统设计方案。该方案灵活简便,具有很高的应用价值。     

SOPC设计中用户自定义IP核开发

本文介绍了SOPC设计中用户自定义IP核的设计步骤,并在此基础上开发出频率计IP核。结果表明:开发的频率计IP核实现灵活,结构紧凑,可重用性好,充分体现了SOPC设计的优越性。     

基于EDA技术的多功能等精度数字频率计的设计

在对三种测频方法进行分析的基础上,介绍了基于EDA技术的等精度测频原理。给出采用AT89C51实现控制并通过FPGA来设计多功能等精度数字频率计的具体方法。该频率计可以兼顾频率计对速度、资源和测频精度等各方面的优化需求。     

数字频率计在综合设计实验教学中的多方案实现

课程通过数字频率计多种方案设计,采用CPLD/FPGA、单片机结合模拟、数字电路多系统综合思考,拓宽学生设计思路,提高系统设计能力及其综合素质和创新能力。     

基于VHDL和FPGA的自适应数字频率计的研究与设计

基于测频原理及FPGA的设计思想,论述了利用VHDL硬件描述语言设计自适应数字频率计的新方法.此设计自顶而下,采用模块化单元构建系统.通过软件智能设计,突破了以往改变闸门时间的方法,使自动换档的实现更加简单可靠.在具体实现上,使用开发工具ISE6.1进行软件开发,Modelsim进行仿真,并将程序下载到作为自适应数字频率计核心电路的FPGA芯片中.与传统方法比,具有外围电路简单,设计周期短,易于修改等优点.     

浅析数字频率计设计

频率测量在科技研究和实际应用中的作用日益重要。传统的频率计通采用组合电路和时序电路等大量的硬件电路构成,产品不但体积较大,运行速度慢,而且测量低频信号时不宜直接使用。在电子技术中,频率是最基本的参数之一,并且与许多电参量的测量方案、测量结果都有十分密切的关系,因此频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速,以及便于实现测量过程自动化等优点,是频率测量的重要手段之一。本文阐述了用ATmega16单片机与相关硬件和软件设计了一个简单的数字频率计的过程。     

一种基于SOPC的谐振传感器频率检测设计

首先对谐振式传感器检测方法做了简单的分析介绍,然后在以现场可编程门阵列FPGA为硬件平台的基础上,提出了一种以NiosII软核处理器,即以SOPC技术为核心的高精度频率检测方案。     

概述频率计的设计

通过对两种不同设计频率计的方法进行了分析,对比其精确性和准确性得出了最好的设计方法。其中用LED数显方法能精确的显示出数字,能直观的观察出频率计的计数范围,并且其应用非常的广泛。     

等精度数字频率计几种设计方案的实验研究

研究了采用不同器件、不同设计方法实现等精度频率计的5种设计方案。依据等精度频率测量原理,分别针对51单片机、C8051F单片机、FPGA与单片机、FPGA及SOPC几种系统的等精度频率计设计方法、特点进行了详细的分析和实验教学研究。以及在此基础上扩展实现周期测量、占空比测量、脉宽测量功能的方法。意在引导学生拓展思路,使等精度数字频率计设计的实验教学实施具有启发性、开放性、探索性等特点。     

基于VHDL的数字频率计的设计

本文的数字频率计设计,采用自上向下的设计方法,实现整个电路的测试信号控制、数据运算处理和控制数码管的显示输出。一块复杂可编程逻辑器件CPLD芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在MAX+PLUS II平台上,用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真。本文详细论述了系统自上而下的设计方法及CPLD的软件编程设计。     

基于SOPC架构的贪吃蛇游戏研究与设计实现

本文以Xilinx公司SPART3E-XC3S200器件为开发平台，在讨论SOPC技术的基础上，介绍了32位Microblaze软内核的体系结构，详细描述了SOPC方式进行贫吃蛇游戏设计实现的系统硬件电路设计，给出了系统硬件平台结构及C程序流程圈，实现了贫吃蛇游戏设计。     

基于Verilog的量程自转换数字频率计

本文运用Verilog语言,采用自顶向下的电子系统设计方法,在QuartusⅡ5.0软件环境下,将设计的数字频率计分为5个功能模块分别是分频模块、控制模块、计数模块、锁存模块和显示模块,然后将这五个模块一起生成最终的顶层文件,利用CPLD器件实现了量程自转换,测量精度较高,可以正确显示的数字频率计的设计。     

多功能自适应数字频率计设计

以FPGA为处理核心,设计了一种增强型宽带数字频率计,不仅可完成频率周期的测量,还可以进行占空比、相位差等测量操作,最小输入电压有效值为5mV,且输入频率范围可达1Hz~200MHz。并利用MCS-51单片机对FPGA测量的原始结果进行后续处理和显示,充分发挥了单片机与FPGA的特长,比传统的软核FPGA方案及CPU方案具有更好的工程实用性。     

基于ISP器件可扩量程的数字频率计的设计

采用Lattice公司的可编程逻辑器件ispLSI 1016的设计出可扩量程的数字频率计,给出了设计过程及部分模块的电路结构。     

基于FPGA直接数字频率合成器DDS的设计

本文利用FPGA器件实现了DDS系统中的关键部分DDS核,所设计的DDS核,由相位累加器和波形数据表组成,可以实现产生任意波形。FPGA器件作为系统控制的核心,其灵活的现场可更改性,可再配置能力,对系统的各种改进非常方便,在不更改硬件电路的基础上进一步提高系统的性能。