基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余,提高时钟利用率以达到降低功耗的思想出发,提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确,时钟利用率高,功耗降低显著.     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

基于FPGA的双边沿触发实现

数字系统的时钟树走线最长,连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳变必带来不容忽视的功率浪费。针对FPGA/CPLD中触发器均是单边沿触发的特点,用延时法、单稳态触发器法与采样法对时钟进行倍频处理,实现了系统的双边沿触发。在同样的时钟触发下,系统功耗大大降低,且系统数据处理速度提升一倍。     

触发器的变换及其逻辑功能的扩展

讨论了由时钟触发器的变换产生新型触发器和时钟触发器逻辑功能扩展的方法．这些方法对于正确使用触发器和设计时序逻辑电路有重要应用参考价值．     

触发器三种触发方式的分析与比较

分析与比较了触发器三种触发方式:电平触发、脉冲触发、边沿触发.在不同的触发方式下,当触发信号到达时,触发器的状态转换过程具有不同的动作特点.特别是时钟信号在有效电平时,输入端信号发生变化,主从结构的SR触发器的多次翻转,而主从结构的JK触发器发生"一次翻转"的情况.掌握这些动作特点对于正确使用触发器是非常必要的.     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

边沿触发器的构建原理分析

边沿触发器由边沿跳变电路和基本RS锁存器组成。边沿跳变电路根据构建原理可分为基于门延迟和基于正反馈两类。基于门延迟的边沿跳变电路利用边沿检测电路产生脉冲,作为电平触发器的使能信号,脉冲宽度是实现触发器边沿跳变的关键。基于正反馈的边沿跳变电路直接利用正反馈锁0和锁1电路实现边沿跳变。边沿跳变电路产生的信号作为基本RS触发器的输入,实现状态保存。脉冲、正反馈、导通、阻塞这些基本概念的组合,是构成复杂的时序电路的基础。     

不同类型时钟触发器集成电路在实用中的转换

从各种时钟触发器的特性方程出发，讨论了实际生产的集成时钟触发器JK型和D型向实用中可能使用的其他各类触发器转换的方法．     

TTL JK边沿触发器在CP脉冲边沿的工作特性

短的CP边沿时间,是触发器正常工作的重要条件之一．用实验展现了CP边沿时间过长时集成TTL JK边沿触发器出现的异变现象,探明了产生异变现象的原因,推导了CP边沿时间最大值的计算公式,与实际测量取得了一致的结果．     

基于时钟控制技术的低功耗三值D触发器设计

提出一种低功耗的基于时钟控制技术的三值D触发器(CG-TDFF)。CG-TDFF通过在电路中嵌入时钟控制技术,在输入信号不发生改变时抑制时钟链以减少触发器内部节点的冗余跳变,从而有效地降低电路功耗。基于SMIC65 nm工艺的仿真结果表明,CG-TDFF具有正确的逻辑功能,低功耗特征明显,在开关活动性为10%时,功耗比参考电路下降最高达29.84%。