超长指令字DSP处理器的共享寄存器堆设计

共享数据寄存器堆设计是超长指令字DSP处理器实现的难点.它的访问延时成为处理器的关键延时之一.在一高性能超长指令字DSP处理器的设计中,通过对传统单周期读写寄存器堆的设计方案进行深入的分析和研究,优化关键路径,设计出双周期读写结构的寄存器堆.通过电路实现比较后证实,双周期方案在减少27%访问时间的同时减少23%的面积.     

基于寄存器组的FFT处理器

针对目前快速傅里叶变换(FFT)处理器存储器访问算法复杂度较高,实现起来面积较大的问题,采用寄存器交换策略实现无冲突地址读写.以存储器迭代结构为主体构建FFT处理器结构,并设计了一种基于流水线的蝶形运算单元.根据基4蝶形运算数据选择的规律性,采用数据移位操作可以去除存储器中的地址解码器和控制逻辑.采用门控时钟降低系统的功耗.设计的FFT处理器通过SMIC 0.18μm工艺综合仿真,其面积为0.6 mm2,整个处理过程只需要60个时钟周期.在20 MHz的工作频率下,系统的平均动态功耗为7mW.该结构可以满足IEEE 802.11a的要求,并且具有小面积及高效的特点.     

一种高能效双发射处理器的设计与实现

为了提高高能效处理器的性能,基于ECore嵌入式处理器平台,在单反射按序流水线结构中引入两种轻量化的超标量结构——压缩指令双发射结构和选择性重命名结构。在Verilator生成的C++模型上进行的模拟实验结果表明,通过增加压缩指令双发射结构,流水线双发利用率平均值达到28%。通过增加选择性重命名结构,因名称冒险导致的流水线停顿占比从7.2%降至0.6%。相对于优化前,处理器的IPC提升4.8%,而功耗仅增加2.5%。     

片上系统中外部存储控制器的设计与优化

针对片上系统(System on Chip,SoC)中多主设备、多猝发操作的访问特点,提出并实现了一种新的片内总线访问外部存储器的结构,并对核心模块的设计与优化进行了分析.该结构通过分割传输方式使内部总线平均利用率提高了29%~34%;并且,通过对SDRAM控制模式的动态切换有效地降低了外存读写延迟和功耗.     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好地提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动--仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

一种降低流水化指令缓冲存储器泄漏功耗的设计方法(英文)

流水化的指令缓冲存储器通常被用于高频率处理器中,以提高取指带宽。然而,在以往的研究工作中,对流水化指令缓冲存储器的泄漏功耗问题关注较少。在工作中发现流水化的指令缓冲存储器较之传统的指令缓冲存储器能够更好的提供降低泄漏功耗的机会。通过这一观察,提出根据取指地址的要求来动态管理指令缓冲存储器中行的活动——仅仅使需要访问的行处于正常活动状态,而其他行均被控制在低电压模式下,从而大幅度降低这些行的泄漏功耗。通过模拟评测发现,该方法使流水化的指令缓冲存储器的泄漏功耗降低了77.3%,而处理器的性能损失仅为0.32%。     

采用路选择技术实现的低功耗高速缓存设计

为了降低高速缓存的动态功耗,提出了一种路预测选择结构来降低传统的高速缓存的功耗。通过选择一路访问,而不是访问所有路高速缓存,使得功耗得到降低。同时,提出的路预测选择结构通过增加特定的标志寄存器,具备可配置功能,实现了路选择高速缓存和直接映射高速缓存之间的切换。实验结果表明:同传统的2路组相联高速缓存相比,采用路预测选择技术实现的高速缓存在访问期间的动态功耗降低约32%~40%,高速缓存缺失率基本相同。     

单载波超宽带下判决反馈均衡器芯片优化设计

单载波超宽带通信系统的均衡在芯片实现中面临高吞吐率、高性能和低复杂度3方面问题。该文从广播结构电路表达、delayed-sign-LMS系数更新算法和寄存器重采样芯片设计方法学3个角度提出一种适合芯片实现的判决反馈均衡(DFE)结构。该结构以标准LMS-DFE为基础,克服自适应反馈滤波器中迭代界对吞吐率的影响,解决广播结构中输入高扇出带来的延时和功耗问题。仿真结果表明:与直接结构LMS-DFE相比,该结构性能损失在0.1dB之内。芯片综合表明,基于Smic.18 CMOS工艺,吞吐率达到125Mb/s,与广播结构delayed-LMS-DFE相比,面积减少23%,功耗降低33%。     

一种面向写穿透Cache的写合并设计及验证

为了利用片上缓冲技术来提高处理器应用性能,提出一种面向写穿透Cache的写合并设计方法.使用同步动态随机存储器(SDRAM)的单个写方式和片上写缓冲器,对SDRAM一行内的局部数据采用写合并策略,由此提高了外部存储的访问效率,同时给出了连续和单个Cache读写的缓存与内存的数据一致性策略.在寄存器传输语言(RTL)仿真环境下使用mp3解码对Leon2处理器进行数据测试,结果表明:在缓冲区优化为3行8列的参数下,SDRAM每次行开启平均进行7.8个字的写入操作,外存的读写效率由12%提高到19%;在TSMC0.18μm工艺下,综合后面积为0.263mm2,流片后工作主频为100MHz.     

根据数据统计特征的低功耗FFT处理器(英文)

提出了一种基于SDF(Single-path Delay Feedback)结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0·18μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15%的功耗。     

微机保护中通用处理器和DSP的通信

介绍了4种通用处理器（MPU）与数字信号处理器（DSP）的通信方式,包括利用处理器的I／O功能的通信方式、利用双体存储器（DBM）的通信方式、利用直接存储器（DMA）访问技术的通信方式和利用双端口寄存器（DPRAM）的通信方式;针对基于DSP的双处理器保护系统,通过对这4种通信方式的分析比较,选择利用双端口寄存器的通信方式来实现双处理器间的通信。     

确定性分布式数据库中长事务处理方法研究

确定性分布式数据库Calvin在执行长事务时,面对长事务中交替出现的读写请求,容易发生读写冲突,并且长事务会导致缓冲区置换频率升高,这些会影响系统的吞吐量。提出一种基于数据访问规则的事务处理方法与一种事务访问文件。基于数据访问规则的事务处理方法通过对事务间的读写集合进行分析,利用数据记录更新映射表来生成事务的数据访问规则。事务访问文件对历史事务更新数据进行整理,有效降低缓冲区置换频率。实验证明,改进方法可以有效降低长事务对确定性分布式数据库Calvin吞吐量的影响。     

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升，对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的 40%以上，优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构，通过限制群组的扇出、负载和范围，对寄存器进行合理分组，减少了缓冲器的插入数目和总布线长度，有效降低时钟网络功耗.将该方法整合到传统的时钟树综合（CTS）流程中，在ISCAS89 基准电路上测试并分析其有效性.实验结果表明，该寄存器聚类方法在不影响时钟树最大延时的情况下，有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.     

基于分级存储并行运算的FFT处理器设计

研究了一种基于分级存储并行运算的改进快速傅里叶变换(FFT)处理器算法,通过减少对RAM存储器的读写次数降低功耗,采用并行运算方法减少数据处理时间.基于该算法以及改进的基-4蝶形单元设计了一款4096点FFT处理器.该处理器采用SMIC 0.18μm CMOS工艺设计实现,芯片核面积为9mm2,在slow工艺角条件下,版图后仿真最高时钟频率为192.3MHz,功耗为422mW@100MHz,最小处理时间为67.92μs.     

基于随机指令注入的抗旁路攻击硬件防护技术

提出一种基于随机指令注入的抗旁路攻击硬件防护技术,通过在处理器内部嵌入一个指令自动产生与插入模块,在处理器运行过程中实时产生一些随机的指令并随机插入到正常指令执行序列中,打乱正常指令执行时序,起到了随机延迟与功耗混淆的作用,克服了现有软件随机延迟技术存在的缺陷.采用影子寄存器等策略解决随机指令执行与正常指令的冲突问题;通过采用配置寄存器来灵活地对随机指令注入功能进行控制,减少了系统防护开销,提高了防护效率.实验结果表明该技术比现有随机时间延迟技术安全性更强而且开销更低.     

应用于低功耗嵌入式处理器的功耗动态管理策略设计

为了降低嵌入式应用系统的功耗和成本,设计实现了一种应用于低功耗嵌入式处理器的功耗动态管理策略.该功耗动态管理策略包括多工作模式切换、动态频率调节、动态电压调节和快速可变的电压供给单元全集成,在满足功能和性能要求的基础上,根据处理器执行任务的需求变化,切换处理器的工作模式,动态调节工作频率与工作电压,降低功耗;快速可变的电压供给单元也集成于处理器中,支持工作电压的实时快速调节,降低系统成本.基于嵌入式应用系统样机的验证结果表明,应用系统执行不同的进程任务时,功耗均有效下降.在嵌入式应用系统中采用该功耗动态管理策略,能够有效降低系统的功耗与成本.     

线性反馈移位寄存器在射频识别技术中的应用

给出了一种将线性反馈移位寄存器应用于射频识别系统中的设想.由于线性序列的伪随机性特点,这种将线性反馈移位寄存器应用于射频识别系统中的技术大大提高了系统的效率和保密性;移位寄存器和电可擦除随机存储器(EEPROM)作为控制单元,提高了系统的响应速度;以铁电存储器(FRAM)作为存储单元,降低了读写的响应时间和系统功耗.     

基于DSP处理器的片上ROM功耗优化实现

数字信号处理器(Digital Signal Processing,DSP)芯片用于手持式设备,功耗是其核心参数; DSP因ROM具有高的可靠性而使用其对固化的bootloader,科学函数库,功能函数库以及主应用程序进行存储,其功耗的大小对整个芯片产生了较大的影响;针对芯片中ROM被频繁访问产生较大功耗的问题,提出了对ROM存储空间进行结构优化和对其存储空间进行地址重组优化及对读数据时序结构进行优化的低功耗优化方法,达到了在不影响DSP性能的前提下降低功耗的目的; DSP已经流片并改版,最终减小DSP整体功耗约11.3%。     

一种低复杂度逐次逼近型数模转换器设计与仿真

为了降低模数转换器复杂度和功耗,基于低复杂度电容阵列DAC设计了一种低功耗逐次逼近型模数转换器（SAR ADC）. 该结构中,电容阵列DAC每个电容只有两种参考电平选择,降低逻辑控制电路和电容驱动电路的复杂度,电容阵列DAC最低位电容参与转换,使需要的总单位电容数量相比单调结构减少一半;比较器采用两级动态结构,降低功耗;移位寄存器采用动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用CMOS反相器结构,减少晶体管数量. SAR ADC电路仿真结果显示:在1.0 V电源电压和采样速率为100 kHz 时,SAR ADC功耗为0.45 W ,有效位（ENOB）为9.99 bit ,其单步转换功耗为4.4 fJ.     

基于映像寄存器构建的实时操作系统内核

为提高系统实时性,缩短中断响应时间,提出了一种基于映像寄存器的操作系统内核实现方案。在分析实时操作系统中中断处理过程基础上,总结了影响系统中断响应时间的因素,给出了利用映像寄存器提高中断响应效率的方法。该方法利用处理器中提供的映像寄存器,将内核运行于映像寄存器上,用户进程运行在通用寄存器上,这样对于内核空间发生的中断可以免去保存上下文的开销。该方案成功用于CK520处理器平台上的μCOS-II实时操作系统中。实验结果表明,提出的实时操作系统设计方案在每个中断处理程序中可以平均减少执行54.97条指令。