一种高速浮点信号处理机的结构及其语言的设计与实现

脉动阵列体系结构(systolic array architecture)是70年代末出现的一种新的并行计算机结构,这种计算机结构简单并且可以获得很高的处理速度,在许多应用领域中有着广阔的发展前景。本文介绍了一种基于脉动阵列结构的高速浮点信号处理机。该处理机由16个处理单元和一个高速缓冲存储器组成一个一维线性阵列。每个处理单元都是可编程的浮点处理器,其最大处理速度为20MFLOPS,因此该处理机(16个处理单元)的峰值处理速度为320MFLOPS。该处理机以一种外部设备方式与主机的VME总线相连接。 本文还介绍了该机所使用的并行语言,以及该语言编译程序的设计与实现。这种语言结构简单,编程容易,程序的结构清晰,易读。     

可重定向编译器生成环境研究

针对嵌入式系统软件设计过程中对编译器的可重定向性提出的新要求,提出了一种基于体系结构描述语言XpADL的可重定向编译器生成方法。XpADL是一种基于XML的体系结构描述,它为编译器提供进行代码生成所需的目标机器相关信息。编译器与XpADL解析模块之间的接口设计使得编译器具有良好的可重定向性。在基于XpADL的编译器框架中,对指令的调度算法进行了性能的评估,说明了本编译器框架的实用性。     

一种新型多DSP并行计算结构及其应用

传统的雷达信号处理系统的设计方法是针对特定应用的，因此系统的通用性差，而具有超级计算机体系结构的通用高速实时雷达信号处理系统有望解决这一问题。该系统的关键部件为担负具体计算任务的处理结点。首先提出了一种新型的、由5片ADSP-2106x构成的多DSP并行计算结构。它具有运算能力强、I/O带宽大、通信手段多样、能灵活地改变拓扑结构、可扩展、通用性强等特点。并且以此并行计算结构为核心设计实现了通用高速实时雷达信号处理系统的处理结点。     

SPESEC:并行科学工程计算的模拟环境

SPESEC是在MIMD并行计算机上进行科学工程计算的模拟环境,已经在具有MC 68000系列微处理器的计算机系统上实现。SPESEC具有明确定义的虚拟机,提供了为该虚拟机编程的语言,从而为用户提供了完整的编程和运行环境。本文描述SPESEC的设计目的、性能特点和SPESEC提供的并行程序环境,也给出在串行计算机上实现SPESEC的某些细节。最后给出在SPESEC中进行并行计算的例子。     

面向OpenCL的GPGPU微基准测试程序集的研究与实现

随着通用图形处理器（general-purpose graphics processing unit, GPGPU）的广泛应用,GPGPU成为当前实现计算并行化的主要硬件平台之一。开放计算语言（open computing language, OpenCL）是一个开放的、面向异构系统平台的并行计算标准,支持在包括图形处理器（graphics processing unit, GPU）在内的多种微处理器架构上开发和运行并行程序。针对OpenCL平台开发了一套较完整的GPGPU微基准测试程序集,全面测试了GPU的单精浮点运算能力、GPU体系结构中各类存储单元的读写带宽及最佳访问模式等。这些面向OpenCL的GPGPU微基准测试程序,对OpenCL及GPGPU软件架构的设计者及使用者,均具有重要的实用和参考价值。     

特定并行处理机上MUSIC算法的并行实现

用自行研制的一台使用4片TMS320C40，且利用共享内存作为主要通讯手段的数字信号高速并行处理机实现了MUSIC算法的高速并行计算。实验证明，所提出的并行算法稳定、有效，MUSIC算法的并行计算取得了较好的结果。     

New multi-DSP parallel computing architecture for real-time image processing

1. INTRODUCTION The usually designing process of image processing system is first to select reasonable algorithm according to the case-to-case requirement of application, and then decide the hardware architecture based on the algorithm. However, it is not a good choice because of the diversity of image processing algorithms. So it is necessary to develop a general reconfigurable and expandable multi-DSP real-time image processing system[1-5]. On the one hand, the system must have powerfu…     

后摩尔时代国产高性能并行应用软件生态建设综述

国产高性能计算(high performance computing,HPC)系统研制世界领先、芯片架构百花齐放,系统运营依托国家超算中心形成良好发展态势。国产高性能并行应用在若干关键技术点方面世界领先,应用支撑环境发展迅速,但工业软件和队伍建设挑战巨大。在后摩尔时代,需要立足人类文明进步来推动并行应用软件生态建设,工业软件要从产品角度全方面与国外商业软件进行对标;重点关注应用软件云、软硬件协同优化、面向领域的定制芯片架构和定制编译技术;在开源模式、知识产权保护和人才评价方面要与时俱进,从制度上促进应用软件生态的繁荣。     

Computer Control Techniques of Phased Array Radars

ＣｏｍｐｕｔｅｒＣｏｎｔｒｏｌＴｅｃｈｎｉｑｕｅｓｏｆＰｈａｓｅｄＡｒａｙＲａｄａｒｓＺｈａｎｇＢｏｙａｎ，ＣａｉＱｉｎｇｙｕ＆ＬｕＪｉａｎｘｉｏｎｇＢｅｉｊｉｎｇＩｎｓｔｉｔｕｔｅｏｆＲａｄｉｏＭｅａｓｕｒｅｍｅｎｔ，１００８５４，Ｐ．Ｒ．Ｃｈｉｎ...     

基于并行处理的分析仿真解决方案

分析仿真是以复杂问题分析为目的的一类仿真活动,在国防及国民经济各领域的应用日益广泛。随着仿真应用的不断深入,如何提高分析仿真的运行效率成为急需解决的问题。讨论了分析仿真的计算特点,指出了当前国内采用HLA体制、基于分布式网络解决方案存在的不足,分析了分析仿真的潜在并行性及面临的挑战;从国外分析仿真应用发展趋势以及国内实际情况出发,提出了基于高性能并行计算的分析仿真系统层次式体系架构,该方案可充分挖掘分析仿真的并行性,能有效支持分析仿真应用的运行和开发;同时该方案采用层次式架构,各层次内部功能相对独立,使得整个系统更易于维护和升级。     

Transputer并行处理系统在反坦克导弹实时仿真图像生成中的应用

本文概述了反坦克导弹实时仿真系统组成及采用Ｔｒａｓｎｓｐｕｔｅｒ ＩＭＳ Ｔ８００芯片构成并行处理机，在实时仿真图像生成中的应用。对图像系统的体系结构，软件特点和并行处理技术在图像生成中的具体实现作了简要介绍。     

CPPMB：一种新的多处理机互连网结构

本文提出了一个新的多处理机互连网结构（ＣＰＰＭＢ系统结构），该结构适合于中大规模的多处理机系统，并同时分析了它的有效存贮器带宽性能，获得的模型基于各处理机拥有若干偏爱存贮器模块。为了验证模型的正确与否，进行了相应的仿真实验，结构表明：当处理机发给属于同一个群的各存贮器模块的访存请求较高时，该系统具有极好的性能。另外，本文还对它的效费进行了评价并且与其它系统比较。     

一种适用于软件雷达系统的数据流驱动机制

针对雷达信号处理各功能模块之间显著的流水性特征 ,结合一个通用的雷达信号处理系统———由清华大学研制的通用高速实时雷达信号处理系统的实验样机DSM(dataflow ,sharedmemoryandmultiplebusinterconnec tion) ,在研究现有静态、动态数据流驱动机制特点的基础上 ,提出了一种新型的适用于软件雷达系统的进程间准动态数据流驱动机制 ,并针对一个雷达信号处理的范例程序说明了编译器数据流驱动表的生成和系统数据流驱动的过程。     

大点数FFT的多DSPs并行处理算法及实现

在FFT变体的基础上 ,提出一种新的并行算法 :先将数据在几片DSPs上并行地进行前几级蝶型运算 ,然后将结果汇总到另一片DSPs进行后几级蝶型运算 ,以实现大点数的FFT。该算法便于流水处理 ,只有一次简单的数据通讯 ,而且旋转因子规律简单易于将大点数FFT拆分成小点数FFT。应用该算法在多DSPs系统上 (5片TI公司的高速DSP芯片 :1片C6 2 0 2和 4片C6 70 1)实现 2 5 6K点复数FFT只需用 4 9ms,说明该算法有并行度高和易于实现的特点。     

用于神经网络仿真的模块化并行计算机研究

本文首先介绍了由四个ＴＭＳ３２０Ｃ３０专用ＤＳＰ芯片组成的、带有四端口共享存储器的神经网络仿真模块，然后探讨了它的扩展问题并给出了由此类模块扩展而成的系统结构，最后进行了性能分析。     

一种基于随机进程代数的软件性能预测方法

性能是软件系统的内在属性之一,主要取决于体系结构选择和软件设计.基于模型的性能预测方法可以在软件开发完毕前得到性能需求满足情况的评价,也可帮助系统进行性能规划和调优.使用随机进程代数PEPA对J2EE应用交互过程进行了建模,该模型描绘了远程调用过程和容器处理过程的细节,能有效反映分布式应用中影响性能的主要因素.基于PEPA模型提出了一种面向COTS系统的性能预测方法,并可用于指导改进系统的响应性和可伸缩性.通过一个J2EE实例验证了方法的有效性.     

用FPGA实现互联的多DSP并行系统结构

为满足实时图像处理要求,在分析了常见DSP并行系统结构基础上,提出了一种基于FPGA互联的DSP并行系统结构。该并行结构通过在FPGA内实现互联网络和特定的数据通信协议,实现三片DSP(TMS320C6713)的有效互联,系统结构可重构、可扩展。对采用该并行结构的原型系统的测试表明,DSP间数据通信既获得了较大的持续带宽又降低了传输延迟,可以满足并行实时处理要求。     

Image processing algorithm acceleration using reconfigurable macro processor model

The concept and advantage of reconfigurable technology is introduced. A kind of processor architecture of re configurable macro processor (RMP) model based on FPGA array and DSP is put forward and has been implemented. Two image algorithms are developed: template-based automatic target recognition and zone labeling. One is estimating for motion direction in the infrared image background, another is line picking-up algorithm based on image zone labeling and phase grouping technique. It is a kind of "hardware" function that can be called by the DSP in high-level algorithm. It is also a kind of hardware algorithm of the DSP. The results of experiments show the reconfigurable computing technology based on RMP is an ideal accelerating means to deal with the high-speed image processing tasks. High real time performance is obtained in our two applications on RMP.     

一种具有多路存取存贮器的并行处理计算机

一些复杂的科学和工程问题,需要相当高的运算能力,这些不是传统的计算机所能胜任的。先进的计算机结构离不开并行处理的概念。多处理机硬件结构主要是由各处理机和存贮器之间所用的内部连接结构确定的。本文分析和介绍一种由美国国际并行计算机公司研制的具有多路存取存贮器的并行处理计算机结构和原理。     

基于多核CPU-GPU异构平台的并行Agent仿真

多核中央处理器（central processing units,CPU）-图形处理器（graphics processing units,GPU）异构平台为提高并行Agent仿真(parallel Agent-based simulation, PABS)在单机上的运行性能提供了一个更高效的硬件基础,但在当前相关研究中,还缺乏一般性的理论方法来指导并行Agent仿真将多核CPU和GPU的计算资源充分利用起来。通过分析多核CPU-GPU异构并行架构的特点,在方法论层面上建立了并行Agent仿真在多核CPU-GPU异构平台下的多层负载分配模型,并根据基于Agent的仿真的执行结构,提出了对基于Agent的仿真的计算结构、数据结构进行重构的方法,以适应异构的硬件架构。最后对基于多核CPU GPU的并行Agent仿真性能进行了实验分析。