计算机系统中不同组织方式的Cache性能分析

分析了Cache的原理,分别从命中率、硬件实现、使用环境等方面对3种Cache组织方式的性能进行了分析比对.     

浅议Cache的映像函数和写入方式

分析高速缓冲存储器的工作原理时，首先要确定主存地址与Cache地址的映像关系以及更新Cache内容的替换算法；此外，还要考虑Cache的更新策略，即写入方式。     

浅析访问局部性原理在Cache存储系统中的作用

简单介绍了Cache存储系统的工作原理以及它在提高系统性能方面的作用;由此引出了Cache存储系统设计的理论基础—访问局部性原理,并进一步讨论了访问局部性的强弱对Cache存储系统中的命中率以及存取有效性的影响。     

ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM 处理器的SoC结构中，Cache致性问题是系统稳定运行的潜在威胁，消除该障碍是 系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结 构，重点论述了产生Cache致性问题的原因，并提出具体的解决方法。相关测试表明该方法切实可行，能够有效 避免数据不一致情况的发生，已被成功应用于课题项目中。     

一种基于三维堆叠技术的高可靠性Cache结构

针对三维集成电路的软错误问题，分析了高能粒子进入三维堆叠芯片中的运行轨迹和特性，在分析高速缓冲存储器（Cache）中各部分软错误易感性的基础上，提出了一种基于三维堆叠技术的高可靠性Cache结构R3D Cache，利用三维堆叠芯片的层间屏蔽效应，以较小的面积和性能开销大幅降低了其软错误率.结果表明，所提出的R3D Cache结构能够以0.52%~4.17%的面积开销，将Cache的软错误率降低到原来的5%，而所带来的性能开销可以忽略.     

一种嵌入式软件WCET估计新方法

在实时嵌入式系统设计中,计算在最坏情况下软件执行时间的上界是很必需的,它为软硬件划分和进程调度提供了依据．由于现代微处理器使用了基于Cache存储和指令预取技术,增加了准确确定这一上界的难度,为此提出了一种基于指令Cache和指令预取联合模型的嵌入式软件性能评估新方法．该方法通过使用控制流程图和Cache冲突图,在Cache分析中联合指令预取分析,使得估计最坏情况下嵌入式软件的执行时间上界更精确;并使用了整数线性预测方法,使得求解计算复杂度降低．实验结果表明该方法估计精度可以提高近5％．     

流水线处理器中cache模块的设计

流水线结构能大幅提高指令执行速度,但是由于主存读取速度过慢,系统性能的提升仍然受到限制。现实现的Cache设计,是流水线与主存间的高速缓冲器,它能有效地解决访存的瓶颈问题,使流水线功能得到充分发挥。文章首先分析流水线的结构特点,确定Cache的结构功能,在此基础上提出一个组相联映射Cache的设计。分析Cache实现读写操作的具体控制过程,并给出LRU(least recently used)替换算法的实现。最后通过介绍猝发取指操作着重讨论了Cache与流水线间的配合机制。     

访问局部性原理在Cache系统优化及设计中的应用

讨论了访问局部性原理在Cache存储系统中的体系结构设计和优化策略中的应用.     

高速缓存一致性分析与实现

在多处理机系统中。主存与各处理机私有Cache之间及各私有Cache之间存在数据不一致性。对解决不一致性的方法：监听总线协议、基于目录的Cache一致性协议、软件控制方法等都进行了详细的定性分析。并指出了各种方法的优缺点，供设计者参考；同时提出用软件和硬件相结合的方法，更能有效地解决Cache的一致性问题。     

微型计算机系统性能优化探索与研究

本文从整体性能、CPU、显示卡、光驱、主板、Cache等方面探索了微型计算机的性能优化措施。     

VxWorks操作系统中Cache的配置和编程方法

该文提出了一种合理地应用Cache的方法，以解决VxWorks环境下操作系统的启动速度慢和应用程序运行效率低的问题。在启动过程中，通过修改配置文件来合理地打开代码Cache和数据Cache，加快操作系统的启动速度；在应用程序开发过程中，通过使用不同的Cache编程方法，提高应用程序的运行效率。实例分析给出了具体应用的实现方法。     

存储系统的集中式Cache替换算法

为了最大限度地优化存储系统的I／O性能，通过对存储系统性能的分析，提出一种Cache替换算法——最小访问时间算法（LAT）．该算法为Cache中数据对象定义一个排队函数，该函数不仅与对象的Cache命中率有关，还与对象的设备访问速度有关．按照此函数，Cache替换访问次数少、设备访问时间短的对象，从而使得存储系统的平均I／O时间最短．实验结果表明，随着设备访问速度差的增加，LAT算法的平均I／O性能远远优于LRU和LFU．     

ARM926EJ-S处理器中Cache一致性问题的探讨

在基于高性能ARM处理器的SoC结构中,Cache一致性问题是系统稳定运行的潜在威胁,消除该障碍是系统设计师必须解决的问题。介绍了ARM926EJ-S处理器内Cache的工作原理以及基于该处理器的典型SoC结构,重点论述了产生Cache一致性问题的原因,并提出具体的解决方法。相关测试表明该方法切实可行,能够有效避免数据不一致情况的发生,已被成功应用于课题项目中。     

基于集中控制的Web Cache体系结构

在Web Cache体系结构中引入基于集中策略的控制层, 利用控制层监控各个Cache的工作状况, 对其存储空间和工作负载进行全局、 有效地控制, 以达到Cache中的存储结构合理化和工作负载平衡. 在控制层中实现负载平衡算法解决Cache 瓶颈问题, 基于Pull机制的预取算法和TTL与生存系数相结合的淘汰算法提高命中率和系统 效率. 通过引入这些算法, 使控制层对整个Web Cache层进行有效控制, 从而提高系统的命中率, 极大地缩短请求响应时间.     

分离Cache的一种容量联合分配算法

在嵌入式处理器中,Cache的功耗所占的比重越来越大.针对不同类型的应用程序对指令Cache和数据Cache的容量实时需求不同,提出了一种新的容量联合分配算法,该算法可以均衡考虑程序运行时对指令 Cache和数据Cache的实时需求,动态调整一级Cache的容量和配置,从而更有效地利用Cache资源.Mibench仿真结果表明,采用容量联合分配算法的分离Cache与传统分离Cache相比,平均能量消耗降低了29.10%,平均能量延迟积降低了33.38%.     

频率2 GHz的16核处理器二级缓存设计

摘要：
提出了针对多核处理器的2级缓存L2 Cache设计方案,以高效地处理访存请求.采用优化的目录协议维护与1级缓存L1 Cache的数据一致性,并结合片上目录来维护L2 Cache之间及其与3级缓存L3 Cache之间的一致性;在L2 Cache设计中,提出了基于MESIA F的Cache一致性协议,实现了最早返回取数数据的短流水线设计;采用相关链和远程链机制解决了监听应答导致的死锁问题;通过基于流水线的睡眠与唤醒技术降低了漏流功耗;通过细粒度门控时钟降低了其动态功耗.后端设计结果表明,经过优化设计的L2 Cache达到了频率2 GHz的设计目标,并已成功应用于某16核处理器芯片. 关键词：
中图分类号： 文献标志码： A     

高效的Cache代理服务器系统分析与研究

由于大量的WWW数据在Internet上被重复传输,严重影响了网络带宽,造成网络拥塞,于是Cache技术被引入到Internet世界.但是网络的持续高速发展使单一的Cache服务器已经难以满足需要,必须寻找一种高效的Cache代理服务器系统.文章先分析比较了当前几种多重Cache代理服务器系统的工作方式DNS轮询、多层Cache阵列和代理自动设置,并讨论了它们的不足,然后提出了一种高效的多重Cache代理服务器系统的配置方案,并给出了详细的设计.     

利用Cache技术加快网络响应速度

为了加快网络对用户请求的响应速度，提出了层次代理缓存(层次Web Cache)的系统框架，最大限度地挖掘该层次Web Cache系统的功效，并给出了相关技术的解决方案。     

华中科技大学-China Cache联合实验室揭牌成立

2007年3月9日，华中科技大学-China Cache联合实验室揭牌仪式在南一楼电子与信息工程系会议室举行．副校长王延觉、China Cache公司CEO王松、科技处、电信系相关负责人出席了揭牌仪式．     

内存加速的利器——高速缓冲存储器

在计算机硬件中主存占有举足轻重的位置，因为它是计算机系统中的记忆中心，是CPU与外设进行信息交流的中转站。但随着CPU与主存速度差距的加大，主存已成为限制计算机整机速度的瓶颈，为了弥补主存速度的不足，在CPU和主存之间设置一级容量不大而速度很高的高速缓冲存储器，借肋于辅助硬件把高速缓冲与主存构成一个整体，而Cache的功能完全由硬件实现，这样CPU就可以直接访问高速的Cache，从而大大加速CPU执行指令的速度。