不同类型时钟触发器集成电路在实用中的转换

从各种时钟触发器的特性方程出发，讨论了实际生产的集成时钟触发器JK型和D型向实用中可能使用的其他各类触发器转换的方法．     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余，提高时钟利用率以达到降低功耗的思想出发，提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确，时钟利用率高，功耗降低显著．     

异步时序逻辑电路设计的一种简明方法

提出了一种异步时序电路设计的新方法：时钟信号与次态卡诺图联立法．根据时钟信号填写次态卡诺图，当触发器满足时钟信号时其次态由状态转换图决定，否则其次态为约束项．据此可方便求出驱动方程并判断自启动．     

基于双边沿触发的低功耗触发器逻辑设计

从消除时钟冗余,提高时钟利用率以达到降低功耗的思想出发,提出基于双边沿触发的触发器的逻辑设计。新构建的双边沿触发器逻辑功能正确,时钟利用率高,功耗降低显著.     

触发器的时钟方程和异步计数器分析的新方法

本文将触发器的时钟脉冲作为逻辑变量处理，导出了时钟方程的一种新的表达形式，并将其引入到触发器的特性方程中，使异步计数器的分析和同步计数器的分析在方法上统一起来。     

时钟低摆幅三值双边沿低功耗触发器的设计

通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅三值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低三值触发器功耗。该电路与三值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。     

基于FPGA的双边沿触发实现

数字系统的时钟树走线最长,连接器件最多。单边沿触发的数字系统冗余的时钟边沿跳变必带来不容忽视的功率浪费。针对FPGA/CPLD中触发器均是单边沿触发的特点,用延时法、单稳态触发器法与采样法对时钟进行倍频处理,实现了系统的双边沿触发。在同样的时钟触发下,系统功耗大大降低,且系统数据处理速度提升一倍。     

论时序电路的统一设计和统一分析

建立了含有时钟信号的触发器翻转方程 ,讨论了时钟信号的普遍描述 ,并在此基础上提出了同步和异步时序电路的统一设计和统一分析     

同步和异步时序逻辑电路统一分析的新方法

利用引入含时钟信号的触发器激励方程,提出了一种新的时序电路的分析方法,实现了同步、异步时序电路分析过程的统一;对于异步时序电路,所求得的触发器激励方程与同步时序电路的触发器激励方程是一样的,且该方法与传统的同步时序电路的分析方法是一致的。     

基于时钟信号的异步时序逻辑电路设计

与其他异步时序逻辑电路设计方法相比,基于时钟信号的设计法更简便、快捷。使用该方法时,不用画出时序图,直接从次态卡诺图中选定正确的时钟信号,再快速求出触发器状态方程。     

浅谈触发器的教学

触发器是最基本的时序逻辑电路,在时序逻辑领域内占有相当重要的地位.总结触发器教学经验,寻求适合触发器教学的方法,使学生能较好地掌握触发器的电路结构、工作原理和逻辑功能,为后续时序逻辑电路的学习打下扎实基础是很有必要的.     

SET-MOS混合结构的触发器设计及应用

基于SET-MOS混合结构的或非门构建了基本RS触发器和主从式D触发器,对所设计的新型触发器电路进行了分析研究,并将其应用到寄存器和移位寄存器电路.利用SPICE对所设计的触发器电路进行仿真验证,仿真结果表明电路运行良好.该新型触发器电路与SET实现的电路相比,具有更高的驱动能力;与传统CMOS电路相比,电路的功耗仅为10-10 W的数量级.     

一种用于高速逻辑电路综合优化的新算法

提出了一种改进时序重排算法，使时序重排可以更有效地与其他组合优化算法结合起来共同提高同步时序电路的速度。在各种不同的测试电路上得到的实验结果显示，这种算法在与其他组合优化方法的结合上，较以往的时序重排算法有很大的改进。     

对触发器逻辑功能转换的分析

触发器是构成时序逻辑电路最基本的存储单元,对触发器逻辑功能学习后,再分析几种常见触发器之间的逻辑功能转换。能培养学生的知识应用能力、思维能力和创新能力,为学习时序逻辑电路打下坚实的基础。     

传输——箝位理论及在交流能源低功耗CMOS电路设计中的应用

从钟控信号的混合逻辑代数表示出发,研究传输—箝位理论在利用渐变功率时钟的低功耗CMOS电路设计中的应用.在钟控信号基础上,先讨论了钟控信号的混合逻辑表示,然后提出传输电压开关在钟控信号下的实现,同时提出箝位运算以及电路实现.在此基础上进一步讨论了传输—箝位理论在采用交流能源的钟控CMOS电路设计中的应用.PSPICE模拟证明,利用传输—箝位理论所设计的电路具有正确的逻辑功能及较为明显能量恢复特性,并具有较为可观的能耗节省.     

数字逻辑分析仪中触发电路的FPGA实现

随着EDA技术的广泛应用,大大缩短了电子产品的开发周期．在分析数字逻辑分析仪触发电路工作原理的基础上,讨论了其触发电路模块的FPGA实现方法,给出了部分电路的程序设计．     

ON EQUIVALENCE BETWEEN THE SEQUENTIAL CIRCUITS IN SERIES AND IN PARALLEL

Propose the sequential circuits with the ternary D-ffs in series~1. Discuss the equivalence between the sequential circuits with the p-valued flip—flops in series and in parallel as a part of studying the multiple valued logic circuits.     

数字计时器的逻辑设计

作者给出了电子数字计时器的一种逻辑设计方案,方案中由于选用了“三位半钟用半导体数字板”作为显示器件,在“时十位”,采用了触发器直接驱动“时十位”显示器的方案,改变了“计数-译码驱动-显示”的传统设计方案,从而使线路简单、成本下降、可靠性提高.     

一种基于互补型单电子晶体管D触发器设计

基于单电子晶体管(SET)的I-U特性和CMOS数字电路设计思想,提出了一类互补型SET逻辑门.在对由SET反相器构成的双稳态电路进行分析的基础上,提出了3种R-S触发器,最终得出了D触发器.通过选取1组SET参数,使触发器输入和输出高低电平接近于0.02 V和0,解决了电平匹配问题.SET的SPICE宏模型验证了设计的正确性.